一、采用大数准则的Viterbi译码器性能（论文文献综述）
冉东升[1]（2021）在《基于信号整形的光纤通信编码调制方法研究》文中进行了进一步梳理随着互联网、物联网和第五代移动通信（the fifth generation of mobile technology,5G）的发展,高清视频直播、增强现实（augment reality,AR）、虚拟现实（virtual reality,VR）、智能硬件设备等成为人们生活中不可缺少的一部分。这些网络应用丰富了人们的生活,同时也对现有的光通信网络提出了更高速率、更大带宽、更低延时的要求。不论是已有业务的升级迭代,还是新型业务的不断涌现,都需要以光纤通信技术为基础的骨干传输网络不断提升网络速率和传输带宽。在光通信系统中,制约通信系统性能的主要因素有功率利用率、频谱效率、信道噪声和干扰等。同时,通信光纤本身存在的色散、非线性效应等特性也对骨干传输网的长距离传输性能产生了许多不利影响。在香农理论中,信道容量定义为通信信道被定义为在给定带宽内可以承载的最大信息速率。在光通信发展的几十年来,提高信道容量乃至逼近香农极限一直是研究人员不懈追求的目标。新型的概率整形编码调制技术和超奈奎斯特脉冲整形技术是实现下一代光通信系统的关键技术,可以进一步提高系统的传输容量和传输距离,有效地提高光通信传输系统的性能,是近期光通信领域内的研究热点。本论文是基于信号整形的光纤通信编码调制方法研究。着重研究了基于概率整形编码调制的光通信传输方法、基于前向纠错码与概率整形结合方法的光通信传输方法、基于超奈奎斯特脉冲整形的光通信传输方法。研究目的在于提升功率受限的光通信传输系统系统容量,提升误码率性能和互信息。本论文的主要研究内容和创新点如下:（1）研究了概率整形编码调制方法的理论基础以及概率整形中的信号分布匹配算法,提出了概率整形编码调制的光传输方案,该方案在发射端采用CCDM分布匹配器结合QAM调制得到PS-64QAM信号,在光纤信道中采用SSFT算法引入非线性,在接收端使用DSP模块对接收信号进行相位恢复和噪声消除等操作,最终经过逆分布匹配得到解调信号。仿真表明,PS-64QAM信号能够得到整形收益,使信道容量更加逼近香农极限。（2）研究了前向纠错码与概率整形结合的相关方法。提出基于BCH-LDPC级联码的PS-64QAM光传输方案,该方案中级联码采用LDPC码作为内码,BCH码作为外码。接收端译码器对内码传输时存在编码错误的码字进行再次译码。仿真结果表明,接收端外部BCH解码器对LDPC译码器的输出再一次进行纠错,可以大大提高系统整体的纠错能力。（3）研究了超奈奎斯特脉冲整形方法在光通信系统中的应用,提出了基于FTN-THP的光通信传输方案,对四种不同的均衡方案进行了性能仿真,结果表明,提出的EAD方案比传统的THP检测方法具有更高的检测性能,并优于传统的PD检测方法。
张帆[2]（2019）在《基于深度学习的卷积码译码研究》文中提出纠错码在通信领域的信息传递中被广泛使用,作为一种重要的纠错码,卷积码的译码方法的研究具有重要价值。卷积码的结构在于,与分组码相比,卷积码码组内的校验元的形成除了有本组的信息元的参与,还有之前码组的信息元的参与,这个结构使得卷积码相邻码组之间有了一定的相关性。近年来,深度学习在纠错码的译码研究上已经有了不错的进展,神经网络强大的特征提取能力和模型泛化能力可以将码字的译码过程转变为对码字类型的分类,因此适合用来进行纠错码的译码。本文将深度学习、集成学习方法和卷积码的译码问题相结合,主要工作有以下几个方面:（1）提出了基于深度学习的卷积码译码模型,多层感知器对划分后的码字段进行多分类处理,译码成对应的信息序列,被译码的码字段通过状态连接,前一个码字段为后一个码字段提供起始状态,多层感知器的译码方法具有串行译码、状态位连接译码等特点,在性能上译码性能相较于维特比译码算法较弱。（2）提出了基于深度学习和集成学习的卷积码译码模型,根据卷积码的结构特点,用多层感知器对同一个码元进行多次不同维度的译码并投票集成。由于译码的结果充分利用了卷积码码组间的耦合性,新的算法模型性能上相比上一个算法有一定的提升,与维特比译码算法的性能较为接近。同时译码算法相比上一个算法具有并行译码的特点,在译码用时方面大幅缩小。与传统的维特比译码方法相比,本文基于深度学习和集成学习方法的卷积码译码有以下优点:1)与维特比译码方法的性能相比,在约束度较低时该方法的性能根据滑动窗口的长度和卷积码结构的不同能接近维特比译码方法的性能。2)该方法的网络训练和译码过程实现分离,对同一结构的卷积码,经过训练的神经网络不需要重复训练。3)该卷积码译码过程可以实现并行化,较大的缩小了译码过程所需的时间。
张艳[3]（2019）在《Polar码和Reed-Muller码的改进译码算法研究》文中研究表明Polar码是目前唯一可在任意二元输入离散信道中实现对称容量的编码方式,并且能通过信道极化理论实现类似代数编码的特定编解码方式。Polar码采用了与之前的概率编码完全不同的编码方式使其结构简单,性能优异,这些特性使Polar码成为5G通信的控制信道上的编码方式。置信传播（Belief Propagation,BP）迭代算法因其并行处理的特性被应用于Polar码的译码中。本文首先针对BP译码算法其译码性能优而译码时间长的特点,提出了基于迭代信息的绝对值差的提前结束迭代条件的优化BP译码算法。仿真结果表明本文提出的提前结束条件减少了译码时间,从而有效的降低了译码时延和能耗。大数逻辑软判决译码算法因其性能优异被应用于Reed-Muller（RM）码的译码。本文接着针对RM码的大数逻辑软判决（Majority Logic Soft Decision,MLSD）译码算法未对接收序列中的错误信息处理的问题,提出了计算RM码的最高阶的信息比特处的接收序列内的最大错误率的位置数量（Large Error-rate Position Number,LEPN）,并利用误码概率对接收序列中的这些最大错误率的位置进行处理的优化的大数逻辑软判决译码算法。仿真结果表明相比于传统的大数逻辑软判决译码算法,本文提出的改进的译码算法降低了RM码的误码率,提高了译码性能和纠错性能。针对Polar码生成矩阵的构造方式与RM码的分层结构相似,本文对比了相同码长和码率的RM码和Polar码在无需迭代的连续消除（Successive Cancellation,SC）译码算法和BP迭代算法下的译码性能和时间。仿真结果表明SC软判决译码算法可对RM码进行译码,且对比BP和SC的译码时间可知SC译码算法降低了RM码的译码时间。本文研究对Polar码和RM码在改善译码效率研究上提供了一个可行途径,以期针对Polar码和RM码的研究获取更大成果,使得Polar码和RM码在实际应用中有更大的突破。
钟东波[4]（2011）在《基于FPGA的OFDM基带系统中卷积码编译码器的研究与实现》文中研究表明现如今OFDM技术已经成为多个通讯标准的物理层接入技术,并被视为是第四代移动通信系统的关键技术之一,具越来越有广阔的应用前景。IEEE 802.11a是应用OFDM技术作为物理层接入技术的无线局域网标准.。其采用生成函数为G（133.171）8的（2.1.7）卷积码作为其信道编码方案。卷积码编码器和Viterbi译码器作为IEEE802.11a协议下基带处理的重要组成部分,其运行速度和功耗对整个系统的性能有着至关重要的作用。文章对OFDM技术进行了分析,给出了OFDM基带系统的基本模型,对IEEE820.11a中的差错控制编码进行了讨论,在此基础上完成了多码率卷积码编码器和Viterbi译码器的FPGA实现。多码率卷积码编码器能满足1/2、2/3、3/4三种码率,且具有很高的编码速度,新设计的Viterbi译码器有以下特点:（1）.采用矢量差的“1范数”代替欧氏距离作为软判决译码距离减小了硬件开销、（2）.以一种改进的归一化管理高效的解决了PUM单元的数据溢出问题、（3）.采用一种分块循环回溯算法降低了延时。文中详述了多码率卷积码编码器和改进的Viterbi译码器的硬件结构及参数的确定,并给出了部分模块的Verilog源代码和综合报告,以及相应的仿真结果分析。实验表明在该译码器以较少的资源实现了较快的速度,完全满足IEEE802.11a的协议标准,可以作为OFDM基带系统的一个子模块,具有较高的实用价值。
银庆宏[5]（2010）在《一种自适应Viterbi译码算法的研究与实现》文中研究说明随着现代通信技术的迅速发展,高速和高可靠性成为衡量信息传输质量的关键指标。信道编码技术能够对信道差错进行控制,降低误码率,实现可靠性通信,具有重要的军事和民事意义。Viterbi译码算法及其实现技术是信道编码技术的一个重要组成部分,但是其存在自身的缺陷或不足。Viterbi译码算法的译码性能将会随着码的相关长度k增加而提高,但其实现的复杂度将以2k的比例增长。因此本文结合实际项目的应用背景,以减少译码算法复杂度、提高译码速度为目标,对Viterbi译码算法及相应译码器的设计进行研究。本文在研究Viterbi译码算法的基础上,对影响译码算法复杂度和译码性能所需要考虑的关键因素进行了深入的研究。针对基于t-算法的自适应Viterbi译码算法存在的t值不易确定以及t值对应用环境适应较差的不足提出了一种自适应Viterbi译码算法——IAVA（Improved Adaptive Viterbi Algorithm）。该算法利用信噪比评估模块自适应地调整门限值的高低,并利用复杂度评估模块自适应地改变译码器的基状态数,从而合理利用硬件资源。当译码器工作于低信噪比环境中时门限被自动调高,保证译码性能的同时适当减少了译码器的复杂度;当工作于高信噪比环境中时门限被自动调低,此时译码器复杂度得到锐减,译码模式将切换到基-4模式从而提高了译码速度。通过仿真实验可以得到当信噪比在2.5dB左右时其译码复杂度已经减少到了标准译码器的一半左右,但其译码性能与之相比并没有明显减小;当信噪比在4dB左右时,译码器切换到了基-4模式,虽然此时译码性能较标准译码算法有所降低,但是其误码率仍然比较低,从而充分验证了该算法在大动态信噪比环境下的优越性能。最后利用FPGA平台设计了一种IAVA译码器,给出了译码器的总体设计和分支模块设计,搭建了实验仿真平台,利用不同信噪比条件下的试验数据对算法进行了验证,表明译码器在适应环境方面具有良好性能。
孙婷[6]（2010）在《基于OFDM的卷积编译码与自适应传输技术的研究》文中提出随着数字通信、数据处理和计算机通信网的飞速发展,用户对信息传输的可靠性和有效性,提出了更高的要求。卷积码作为一种重要的信道编码,由于性能优良,在无线通信、卫星通信和空间通信等领域发挥着重要作用。本文首先介绍了卷积码编码原理,并对Viterbi译码算法作了详细的介绍。对不同码率、约束长度的卷积码编译码系统的误码性能进行了计算机仿真,并与其他译码方案的性能进行了比较。讨论了Viterbi译码算法在实际系统中的应用,着重研究了在FPGA上卷积编码和Viterbi译码的实现方案,Viterbi译码采用并行方案,译码流程清晰,易于修改和扩充,相比传统算法具有实时性强,延时少,译码速度快等特点。编译码模块均采用硬件描述语言Verilog HDL编写,并在QuartusⅡ6.0环境下逻辑综合。接着介绍了可变码率的卷积增信删余的概念,并在硬件上得到实现。在增信删余模块的设计中,本文采用倍频基准时钟方法,相比传统方法需要外部控制信号和FIFO寄存器的实现方法更简单,消耗资源更少,接收数据根据系统需求采用串行方式,不需要控制信号便可以实现收发速率匹配。最后,在讨论了自适应传输技术基础上,提出了一种基于卷积删余码的自适应编码方案。
孟莉[7]（2010）在《3GPP LTE系统纠错编码研究》文中指出3GPP长期演进（LTE）是近年来3GPP启动的最大的新技术项目,LTE将提供100Mbit/s甚至更高的数据传输速率,支持语音、数据以及多媒体等业务。高速率的传输对传统的信道纠错编码技术是一种挑战。为了实现实时可靠通信,LTE的纠错编码要求具有:复杂度低、码字随机性好等特点。本文研究了LTE中的咬尾卷积码和Turbo码,通过仿真对这两种码的编译码结构和影响译码性能的几个参数进行了分析。本文首先介绍了卷积码及维特比译码算法,在此基础上对咬尾卷积码的三种基于循环维特比译码算法做了分析,总结了这三种算法的优缺点,并对循环维特比算法进行改进,给出了一种双向扩展的循环维特比译码算法,仿真结果表明该算法在码字较长时可以有效降低译码复杂度,同时对性能也有所提升。随后,本文分析了Turbo码的基本编译码原理和LTE系统中的Turbo码编码结构,通过仿真分析了交织长度、迭代次数和交织器类型等参数对译码性能的影响;在Max-Log-MAP译码算法的基础上,本文研究了一种二次增强的Max-Log-MAP算法,该算法的复杂度与Max-Log-MAP算法相当,性能接近于Log-MAP算法。最后,本文对降低Turbo码译码时延的停止迭代准则做了比较分析,给出了基于CRC-MR的译码停止迭代准则,仿真结果说明,在不降低译码性能的条件下,该准则能够有效地减少译码平均迭代次数。
李荣春[8]（2009）在《纠错码硬件加速器模板关键技术研究》文中认为信道译码是软件无线电的关键环节,主要用差错控制的方法来纠正经过信道传输后所接收的码元错误。信道译码通过纠错码技术来实现。所谓纠错码技术,就是一种通过增加校验信息来提高信息传输可靠性的有效方法。常用的纠错码主要有卷积码、Turbo码、RS码和LDPC码四种。在不同的通信系统中,纠错码种类的不同;而同一类型的纠错码在不同的通信系统中参数标准也不尽相同。现代通信越来越倾向于实现各种不同标准的通信系统间的通信,传统的ASIC系统已经很难适应多变的需求。为了提高兼容性,译码器必须实现参数化可配置计算。基于FPGA的译码器模板便应运而生。本文针对纠错码中的卷积码、Turbo码、RS码和LDPC码这四种纠错码,分析了其译码原理及参数类型,设计每类纠错码的译码器模板,根据参数的变化自适应选择相应的体系结构,实现了不同通信系统中纠错码的参数化可配置译码,有效地实现了译码器的兼容性,以适应通信中的不同应用环境。本文还对四类纠错码可重构译码器构建技术进行了研究,设计了动态可重构纠错码译码器原型系统,对可重构译码器的存储结构、配置字控制技术进行了研究,并将四种纠错码的译码器在原型系统中进行了映射实现。
张弓[9]（2009）在《可配置的Viterbi译码器的FPGA实现》文中提出卷积码作为一类重要的前向纠错码,同具有最大似然译码特性的Viterbi译码算法,广泛应用于各种数字通信系统。随着通信技术的持续发展,产生了许多新技术和新标准。不同的通信标准采用不同的卷积码,以往固定参数的Viterbi译码核已不能满足应用的需要。兼容不同通信标准,支持参数动态配置的Viterbi译码核的设计与实现,具有重要的研究价值。本文以WiMAX、LTE和UMB无线接入标准为背景,在分析了Viterbi译码算法的基础上,综合考虑资源使用和数据速率,给出了兼容三种标准、参数动态可配置的Viterbi译码核的FPGA设计。可配置的参数包括协议类型、回溯深度以及回溯的初始状态。这些参数与相应的输入数据同时送入译码器,在动态可配置情况下完成可靠译码。创新的数据流控制机制提供了大流量数据的可靠译码。译码器中合理使用的流水线结构保证了高速的数据速率。验证结果表明,译码功能正常可靠,可配置性良好。WiMAX配置情况下数据速率为100Mbps,LTE和UMB配置情况下数据速率为4Mbps。资源使用与相同配置的Altera译码核相当。
牟崧友[10]（2008）在《卷积码编码器和Viterbi译码器的FPGA实现》文中研究说明Viterbi译码是对卷积码的一种最大似然译码算法。主要介绍卷积码的Viterbi译码器的FPGA（现场可编程门阵列）实现方案。根据卷积码的特点,设计了用寄存器交换法存储幸存路径的模块,充分利用FPGA触发器资源丰富的优点。同时,为使系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的数据溢出和输出判决部分进行了优化,处理的结果使得系统的性能和效率都有提高。本设计已基于FPGA实现,译码速度快、延时小。
二、采用大数准则的Viterbi译码器性能（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、采用大数准则的Viterbi译码器性能（论文提纲范文）
（1）基于信号整形的光纤通信编码调制方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 概率整形编码调制方法研究现状 |
| 1.2.2 光纤通信系统中前向纠错编码研究现状 |
| 1.2.3 超奈奎斯特脉冲整形方法研究现状 |
| 1.3 论文的主要工作内容 |
| 1.4 本论文的组织结构 |
| 第二章 基于概率整形编码调制的光通信传输方法研究 |
| 2.1 概率整形编码调制方法研究 |
| 2.1.1 概率整形编码调制方法理论基础 |
| 2.1.2 概率整形中的信号分布匹配算法 |
| 2.2 基于概率整形编码调制的光传输方案 |
| 2.2.1 基于成对MB分布的PS-PAM-8信号生成方法 |
| 2.2.2 基于概率整形编码调制的光传输方案原理 |
| 2.2.3 性能分析 |
| 2.3 本章小结 |
| 第三章 前向纠错码与概率整形结合方法研究 |
| 3.1 LDPC码研究 |
| 3.1.1 LDPC码的表示 |
| 3.1.2 LDPC码的编码原理 |
| 3.1.3 LDPC码的译码原理 |
| 3.2 极化码研究 |
| 3.2.1 信道极化 |
| 3.2.2 极化码的构造方式 |
| 3.2.3 系统极化码编码 |
| 3.2.4 极化码译码算法研究 |
| 3.2.5 性能仿真 |
| 3.3 基于BCH-LDPC级联码的PS-64QAM传输方案 |
| 3.3.1 基于BCH-LDPC级联码的PS-64QAM光传输方案原理 |
| 3.3.2 性能仿真 |
| 3.4 本章小结 |
| 第四章 基于超奈奎斯特脉冲整形的光通信传输方法研究 |
| 4.1 超奈奎斯特脉冲整形方法 |
| 4.1.1 非正交波分复用及FTN原理 |
| 4.1.2 FTN信号生成 |
| 4.1.3 FTN信号均衡 |
| 4.2 基于FTN-THP的光通信传输方案 |
| 4.2.1 系统模型 |
| 4.2.2 性能仿真 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表的学术论文目录 |
（2）基于深度学习的卷积码译码研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要工作以及组织结构 |
| 第二章 卷积码概述 |
| 2.1 卷积码简介 |
| 2.2 卷积码的描述方式 |
| 2.2.1 卷积码的矩阵描述法 |
| 2.2.2 卷积码的码树树图描述法 |
| 2.2.3 卷积码的状态图描述法 |
| 2.3 卷积码的译码 |
| 2.3.1 Viterbi译码算法 |
| 2.3.2 序列译码算法 |
| 2.4 本章小结 |
| 第三章 深度神经网络与集成学习理论概述 |
| 3.1 人工神经网络简介 |
| 3.1.1 神经网络的发展 |
| 3.1.2 前馈神经网络 |
| 3.1.3 Softmax与交叉熵 |
| 3.1.4 神经网络和卷积码的关系 |
| 3.2 神经网络的训练 |
| 3.2.1 反向传播算法 |
| 3.3 神经网络的优化 |
| 3.4 集成学习简介 |
| 3.5 BOOSTING |
| 3.6 BAGGING和随机森林 |
| 3.7 集成学习中的组合策略 |
| 3.7.1 平均集成 |
| 3.7.2 投票集成 |
| 3.7.3 Stacking |
| 3.8 本章小结 |
| 第四章 基于深度学习和集成学习的卷积码译码 |
| 4.1 基于多层感知器网络的卷积码译码算法 |
| 4.1.1 构建数据集 |
| 4.1.2 神经网络的译码模型搭建 |
| 4.2 参数设置对译码算法性能的影响 |
| 4.2.1 隐藏层对译码性能的影响 |
| 4.2.2 激活函数对译码性能的影响 |
| 4.3 基于深度学习和集成学习的卷积码译码算法 |
| 4.3.1 构建数据集 |
| 4.3.2 集成的译码模型搭建 |
| 4.4 参数设置对集成译码算法性能的实验与分析 |
| 4.4.1 窗口长度对译码性能的影响 |
| 4.4.2 优化算法对译码性能的影响 |
| 4.4.3 隐藏层层数对译码性能的影响 |
| 4.4.4 激活函数对译码性能的影响 |
| 4.4.5 码字序列长度对译码性能的影响 |
| 4.5 本章小结 |
| 总结 |
| 参考文献 |
| 攻读硕士学位期间取得的研究成果 |
| 致谢 |
| 附件 |
（3）Polar码和Reed-Muller码的改进译码算法研究（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究现状及意义 |
| 1.2 Polar码的研究现状 |
| 1.3 Reed-Muller码的研究现状 |
| 1.4 论文主要研究内容与结构安排 |
| 第二章 Polar码和Reed-Muller码 |
| 2.1 Polar码编码原理 |
| 2.1.1 基础概念 |
| 2.1.2 信道联合与信道分裂 |
| 2.1.3 信道极化 |
| 2.1.4 Polar码的编码 |
| 2.2 Reed-Muller码编码原理 |
| 2.2.1 基础概念 |
| 2.2.2 Reed-Muller码的分层结构 |
| 2.3 Polar码和Reed-Muller码的编码差异 |
| 2.4 本章小结 |
| 第三章 Polar码译码算法的优化方案研究 |
| 3.1 经典的置信传播译码算法 |
| 3.2 置信传播译码算法的优化方案设计 |
| 3.2.1 传统的提前结束迭代条件 |
| 3.2.2 提前结束迭代条件的优化方案设计 |
| 3.3 性能仿真与分析 |
| 3.3.1 AWGN信道模型 |
| 3.3.2 仿真结果与分析 |
| 3.4 本章小结 |
| 第四章 Reed-Muller码译码算法的优化方案研究 |
| 4.1 传统的大数逻辑硬判决、软判决算法 |
| 4.1.1 大数逻辑译码算法 |
| 4.1.2 大数逻辑软判决译码算法 |
| 4.2 大数逻辑软判决译码算法的优化方案设计 |
| 4.2.1 计算系数集合和指数集合 |
| 4.2.2 接收序列中最大错误率的位置数量的计算 |
| 4.2.3 误码概率估计 |
| 4.2.4 大数逻辑软判决译码算法的优化方案 |
| 4.3 仿真与性能分析 |
| 4.4 本章小结 |
| 第五章 Polar和 Reed-Muller码的译码性能比较 |
| 5.1 连续消除译码算法 |
| 5.2 连续消除和置信传播译码下的Polar和 Reed-Muller码的比较 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读学位期间承担的科研任务与主要成果 |
| 致谢 |
| 个人简历 |
（4）基于FPGA的OFDM基带系统中卷积码编译码器的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 背景阐述 |
| 1.2 OFDM 系统基本架构 |
| 1.3 卷积码及Viterbi 译码器应用及研究现状 |
| 1.4 IEEE802.11a 协议的相关技术参数 |
| 1.5 本文研究课题及前景 |
| 1.6 本文的主要研究内容及结构安排 |
| 第二章 多码率卷积码的FPGA 实现 |
| 2.1 卷积码背景简介 |
| 2.2 IEEE802.11a 基带系统中的卷积码 |
| 2.3 增信删余的实现 |
| 2.4 多码率卷积码及其FPGA 实现 |
| 2.4.1 多码率卷积码的硬件结构 |
| 2.4.2 2/3 码率卷积码的实现 |
| 2.4.3 3/4 码率卷积码的实现 |
| 2.4.4 多码率卷积码的FPGA 实现 |
| 2.4.5 多码率卷积码仿真的结果 |
| 2.5 总结 |
| 第三章 Viterbi 译码器的FPGA 实现 |
| 3.1 卷积码译码算法分类 |
| 3.2 Viterbi 译码算法简介 |
| 3.3 Viterbi 译码器的关键技术指标 |
| 3.4 BUM 单元的设计 |
| 3.4.1 判决方式的选择 |
| 3.4.2 矢量差的“1 范数”的欧几里德距离 |
| 3.4.3 矢量差的“1 范数”BUM 模块的FPGA 实现 |
| 3.4.4 BMU 模块的仿真 |
| 3.5 ACS 单元的设计 |
| 3.5.1 ACS 单元及蝶形的基本原理 |
| 3.5.2 基-2、基-4 算法的比较 |
| 3.5.3 ACS 单元及基-2 蝶形单元的FPGA 实现 |
| 3.5.4 (2.1.7)Viterbi 译码器的基-2 蝶形单元的顶层例化 |
| 3.5.5 ACS 单元数目的选择 |
| 3.5.6 归一化处理 |
| 3.6 最小值选择模块 |
| 3.6.1 二输入比较器的FPGA 实现 |
| 3.6.2 两路并行比较单元的FPGA 实现 |
| 3.7 幸存路径管理单元的设计 |
| 3.7.1 幸存路径管理方式的选择 |
| 3.7.2 存储模块管理单元的设计 |
| 3.7.3 回溯模块的FPGA 实现 |
| 3.8 Viterbi 译码顶层模块的实现 |
| 3.9 本章小结 |
| 第四章 Viterbi 译码器的测试及性能评估 |
| 4.1 Viterbi 译码器的纠错性能测试 |
| 4.1.1 测试平台的搭建 |
| 4.1.2 测试结果及性能评价 |
| 4.2 Viterbi 译码的性能评价 |
| 4.3 本章小结 |
| 第五章 总结及展望 |
| 5.1 Viterbi 译码器设计总结 |
| 5.2 本文的不足及未来研究方向 |
| 参考文献 |
| 附录 |
| A 多码率卷积码的RTL 视图 |
| B Viterbi 译码器的RTL 视图 |
| 致谢 |
| 个人简历 研究生期间发表的学术论文与研究成果 |
（5）一种自适应Viterbi译码算法的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要研究内容 |
| 第二章 Viterbi 译码算法的基本原理 |
| 2.1 卷积编码原理 |
| 2.1.1 卷积码编码器 |
| 2.1.2 卷积码的表示方法 |
| 2.2 Vterbi 译码算法基本原理 |
| 2.2.1 最大似然译码 |
| 2.2.2 Viterbi 译码器算法原理 |
| 2.3 Viterbi 算法复杂度和译码性能的平衡考虑 |
| 2.3.1 硬判决译码和软判决译码 |
| 2.3.2 卷积编码约束长度 |
| 2.3.3 截尾译码与译码深度的选择 |
| 2.3.4 译码器幸存路径的选择输出 |
| 2.4 本章小结 |
| 第三章 一种自适应Viterbi 译码算法的研究 |
| 3.1 基于t-算法的自适应Viterbi 译码算法 |
| 3.1.1 算法的总体结构 |
| 3.1.2 算法的实现过程 |
| 3.1.3 算法的性能分析 |
| 3.2 一种自适应Viterbi 算法 |
| 3.2.1 算法的结构组成 |
| 3.2.2 算法的信噪比评估方法 |
| 3.2.3 算法的复杂度评估方法 |
| 3.2.4 算法的门限自适应方法 |
| 3.2.5 算法的基状态自适应方法 |
| 3.3 仿真实验与分析 |
| 3.4 本章小结 |
| 第四章 IAVA 译码器的设计与实现 |
| 4.1 IAVA 译码器的总体设计 |
| 4.1.1 译码器的参数设计 |
| 4.1.2 译码器架构设计 |
| 4.2 IAVA 译码器各分支模块的设计 |
| 4.2.1 状态生成模块设计 |
| 4.2.2 BMU 模块设计 |
| 4.2.3 ACS 模块设计 |
| 4.2.4 最优路径获取模块设计 |
| 4.2.5 路径度量寄存器模块设计 |
| 4.2.6 幸存路径舍取以及路径存储单元模块设计 |
| 4.2.7 信噪比评估模块设计 |
| 4.2.8 状态数评估模块设计 |
| 4.3 自自适应 Vitterbi 译码码器的性能能分析 |
| 4.4 本章小结 |
| 第五章 结束语 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（6）基于OFDM的卷积编译码与自适应传输技术的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 数字通信与信道编码 |
| 1.2 信道编码技术及其发展 |
| 1.2.1 信道编码技术 |
| 1.2.2 信道编码发展 |
| 1.3 本文的主要研究工作和内容安排 |
| 第二章 卷积编码及Viterbi译码算法 |
| 2.1 卷积码编码 |
| 2.1.1 卷积码的一般结构 |
| 2.1.2 卷积码的描述 |
| 2.2 Viterbi译码算法 |
| 2.2.1 Viterbi译码算法的描述 |
| 2.2.2 Viterbi译码的特点 |
| 2.3 小结 |
| 第三章 卷积编码及Viterbi译码性能研究 |
| 3.1 Viterbi译码算法的误码性能 |
| 3.1.1 二进制对称信道(BSC)中Viterbi译码算法的误码性能 |
| 3.1.2 高斯信道中Viterbi译码器输出的误码率 |
| 3.2 卷积编码及Viterbi译码的性能仿真 |
| 3.2.1 卷积编码及Viterbi译码过程 |
| 3.2.2 仿真通信系统模型 |
| 3.2.3 卷积码的Matlab仿真及其性能分析 |
| 3.3 其他译码方案的性能比较 |
| 3.4 小结 |
| 第四章 Viterbi算法的FPGA实现 |
| 4.1 系统硬件平台 |
| 4.2 Viterbi译码器的FPGA设计 |
| 4.2.1 Viterbi译码器的总体设计 |
| 4.2.2 卷积编码器的设计 |
| 4.2.3 Viterbi译码器的组成框图 |
| 4.2.4 时钟模块 |
| 4.2.5 加比选(ACS)蝶形单元 |
| 4.2.6 寄存器交换模块 |
| 4.2.7 输出模块和测试模块 |
| 4.3 译码仿真结果分析 |
| 4.4 小结 |
| 第五章 OFDM中卷积增信删余的自适应编码 |
| 5.1 自适应传输技术 |
| 5.1.1 自适应技术 |
| 5.1.2 自适应编码调制 |
| 5.2 增信删余的实现 |
| 5.2.1 增信删余实现过程 |
| 5.2.2 增信删余的FPGA实现 |
| 5.2.3 增信删余的仿真结果分析 |
| 5.3 基于卷积码增信删余的自适应方案 |
| 5.3.1 自适应方案框图 |
| 5.3.2 自适应方案具体描述 |
| 5.4 小结 |
| 结束语 |
| 致谢 |
| 参考文献 |
（7）3GPP LTE系统纠错编码研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 移动通信的发展 |
| 1.2 LTE 无线通信系统. |
| 1.3 纠错编码研究背景和发展 |
| 1.4 本文主要工作及内容安排 |
| 第二章 纠错编码理论基础 |
| 2.1 数字通信系统组成 |
| 2.2 纠错编码基本原理 |
| 2.2.1 纠错编码基本概念 |
| 2.2.2 信道编码定理 |
| 2.2.3 最大似然译码 |
| 2.3 卷积码 |
| 2.3.1 卷积码编码器 |
| 2.3.2 卷积码的表示方法 |
| 第三章 咬尾卷积码及译码研究 |
| 3.1 LTE 中的咬尾卷积码 |
| 3.2 维特比译码 |
| 3.2.1 维特比译码原理 |
| 3.2.2 维特比译码性能 |
| 3.3 咬尾卷积码的译码 |
| 3.2.1 循环维特比算法 |
| 3.2.2 环绕维特比算法 |
| 3.2.3 双向维特比算法 |
| 3.2.4 改进的循环维特比算法 |
| 3.4 性能分析及比较 |
| 3.4.1 译码复杂度 |
| 3.4.2 译码性能 |
| 第四章 TURBO 码及译码研究 |
| 4.1 TURBO 码编码器 |
| 4.1.1 编码器结构 |
| 4.1.2 分量码的选择 |
| 4.1.3 交织器的选择 |
| 4.1.4 LTE 的Turbo 码编码器 |
| 4.2 TURBO 码译码原理 |
| 4.3 LTE 中的TURBO 码性能仿真 |
| 4.3.1 分量译码器性能 |
| 4.3.2 交织器对Turbo 码性能的影响 |
| 4.3.3 交织长度对Turbo 码性能影响 |
| 4.3.4 迭代次数Turbo 码性能的影响 |
| 4.4 TURBO 码译码算法 |
| 4.4.1 MAP 算法 |
| 4.4.2 MAP 算法的改进 |
| 4.4.3 改进的二次增强Max-Log-MAP 算法 |
| 4.4.4 译码算法的比较与性能仿真 |
| 4.5 TURBO 码迭代停止准则 |
| 4.5.1 迭代停止准则的定义 |
| 4.5.2 改进的CRC-MR 准则 |
| 4.5.3 不同迭代停止准则的分析比较 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 进一步工作展望 |
| 致谢 |
| 参考文献 |
（8）纠错码硬件加速器模板关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 应用背景 |
| 1.1.1 数字通信系统概述 |
| 1.1.2 纠错码的概念及其应用 |
| 1.1.3 纠错码译码器 |
| 1.2 技术背景 |
| 1.3 选题意义 |
| 1.4 本课题研究内容 |
| 1.5 论文结构 |
| 第二章 卷积码Viterbi 译码器模板技术 |
| 2.1 卷积码和Viterbi 译码算法原理 |
| 2.1.1 卷积码的基本概念 |
| 2.1.2 Viterbi 译码算法原理 |
| 2.1.3 卷积码译码器的研究现状 |
| 2.1.4 卷积码译码器的参数类型 |
| 2.2 Viterbi 译码器模板硬件结构设计 |
| 2.2.1 Viterbi 译码器模板总体结构 |
| 2.2.2 凿孔复用模块 |
| 2.2.3 内核节点模块 |
| 2.2.4 可重构互联网络 |
| 2.3 实验与性能分析 |
| 2.3.1 实验环境 |
| 2.3.2 FPGA 资源利用 |
| 2.3.3 性能分析 |
| 2.4 本章小结 |
| 第三章 Turbo 码SOVA 译码器模板技术 |
| 3.1 Turbo 码和SOVA 译码算法原理 |
| 3.1.1 Turbo 码基本概念 |
| 3.1.2 SOVA 译码算法原理 |
| 3.1.3 Turbo 码译码器的研究现状 |
| 3.1.4 Turbo 码译码器的参数类型 |
| 3.2 SOVA 译码器模板硬件结构设计 |
| 3.2.1 SOVA 译码器模板总体结构 |
| 3.2.2 输入存储模块 |
| 3.2.3 分量译码器模块 |
| 3.2.4 交织器的设计 |
| 3.3 实验与性能分析 |
| 3.3.1 实验环境 |
| 3.3.2 FPGA 资源利用 |
| 3.3.3 性能分析 |
| 3.4 本章小结 |
| 第四章 RS 码译码器模板技术 |
| 4.1 RS 码和译码算法原理 |
| 4.1.1 RS 码的基本概念 |
| 4.1.2 RS 码的译码算法原理 |
| 4.1.3 RS 码译码器的研究现状 |
| 4.1.4 RS 码译码器的参数类型 |
| 4.2 RS 码译码器模板硬件结构设计 |
| 4.2.1 RS 码译码器模板总体结构 |
| 4.2.2 伴随式计算模块 |
| 4.2.3 错误位置多项式计算模块 |
| 4.2.4 错误位置计算模块 |
| 4.2.5 错误值计算模块 |
| 4.3 实验与性能分析 |
| 4.3.1 实验环境 |
| 4.3.2 FPGA 资源利用 |
| 4.3.3 性能分析 |
| 4.4 本章小结 |
| 第五章 LDPC 码译码器模板技术 |
| 5.1 LDPC 码和译码算法原理 |
| 5.1.1 LDPC 码的基本概念 |
| 5.1.2 LDPC 码的译码算法原理 |
| 5.1.3 LDPC 码译码器的研究现状 |
| 5.1.4 LDPC 码译码器的参数类型 |
| 5.2 LDPC 码译码器模板硬件结构设计 |
| 5.2.1 LDPC 码译码器模板总体结构 |
| 5.2.2 译码器软信息存储器的互联结构 |
| 5.2.3 变量节点模块 |
| 5.2.4 校验节点模块 |
| 5.3 实验与性能分析 |
| 5.3.1 实验环境 |
| 5.3.2 FPGA 资源利用 |
| 5.3.3 性能分析 |
| 5.4 本章小结 |
| 第六章 纠错码可重构译码器原型系统的技术 |
| 6.1 可重构译码器原型系统的结构 |
| 6.1.1 总体结构 |
| 6.1.2 PE 阵列的设计 |
| 6.1.3 存储设计 |
| 6.1.4 指令控制 |
| 6.2 可重构译码器原型系统的实现 |
| 6.2.1 卷积码译码器的映射实现 |
| 6.2.2 Turbo 码译码器的映射实现 |
| 6.2.3 RS 码译码器的映射实现 |
| 6.2.4 LDPC 码译码器的映射实现 |
| 6.3 本章小结 |
| 第七章 结束语 |
| 7.1 工作总结 |
| 7.2 进一步的工作 |
| 致谢 |
| 参考文献 |
| 作者在学习期间取得的学术成果 |
（9）可配置的Viterbi译码器的FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究的背景 |
| 1.2 Viterbi译码器设计的现状和发展 |
| 1.3 课题研究的意义 |
| 1.4 本文的研究内容和章节安排 |
| 第二章 卷积码的编码和Viterbi译码 |
| 2.1 卷积码的编码 |
| 2.1.1 卷积码的概念 |
| 2.1.2 卷积码的表示 |
| 2.1.3 尾比特编码技术 |
| 2.2 卷积码的Viterbi译码算法 |
| 2.2.1 最大似然译码 |
| 2.2.2 Viterbi译码 |
| 2.3 卷积码在无线宽带接入技术中的应用 |
| 2.4 小结 |
| 第三章 可配置Viterbi译码器的结构设计 |
| 3.1 译码器总体实现结构 |
| 3.2 译码器工作参数的选择 |
| 3.2.1 输入数据的训练方式 |
| 3.2.2 回溯的起始状态 |
| 3.2.3 译码器的回溯深度 |
| 3.2.4 输入数据的量化 |
| 3.3 分支度量计算单元 |
| 3.3.1 原理 |
| 3.3.2 算法优化 |
| 3.3.3 可配置结构的实现 |
| 3.4 路径度量管理单元 |
| 3.4.1 蝶形运算结构 |
| 3.4.2 路径度量的存储和更新 |
| 3.4.3 路径度量的归一化 |
| 3.4.4 可配置结构的实现 |
| 3.5 幸存路径管理单元 |
| 3.5.1 常用的实现结构 |
| 3.5.2 可配置结构的实现 |
| 3.6 数据流的控制 |
| 3.7 小结 |
| 第四章 Viterbi译码器的测试验证 |
| 4.1 FPGA的设计验证流程 |
| 4.2 译码器功能、时序的仿真验证 |
| 4.2.1 译码器的算法仿真验证 |
| 4.2.2 译码器的功能和时序验证 |
| 4.3 Viterbi译码器的实现性能 |
| 4.3.1 译码器的外部接口和时序 |
| 4.3.2 译码器实现性能的分析比较 |
| 4.4 小结 |
| 第五章 结束语 |
| 致谢 |
| 参考文献 |
（10）卷积码编码器和Viterbi译码器的FPGA实现（论文提纲范文）
| 0 引言 |
| 1 卷积编码原理及实现 |
| 2 Vitebi译码器原理 |
| 3 Viterbi译码器设计方案 |
| 4 仿真结果 |
| 4.1 卷积编码模块 |
| 4.2 路径度量和分支度量模块 |
| 4.3 幸存路径和判决模块 |
| 4.4 顶层电路仿真 |
| 5 结束语 |
四、采用大数准则的Viterbi译码器性能（论文参考文献）
- [1]基于信号整形的光纤通信编码调制方法研究[D]. 冉东升. 北京邮电大学, 2021(01)
- [2]基于深度学习的卷积码译码研究[D]. 张帆. 华南理工大学, 2019(01)
- [3]Polar码和Reed-Muller码的改进译码算法研究[D]. 张艳. 福建师范大学, 2019(12)
- [4]基于FPGA的OFDM基带系统中卷积码编译码器的研究与实现[D]. 钟东波. 江西理工大学, 2011(12)
- [5]一种自适应Viterbi译码算法的研究与实现[D]. 银庆宏. 国防科学技术大学, 2010(02)
- [6]基于OFDM的卷积编译码与自适应传输技术的研究[D]. 孙婷. 西安电子科技大学, 2010(10)
- [7]3GPP LTE系统纠错编码研究[D]. 孟莉. 西安电子科技大学, 2010(12)
- [8]纠错码硬件加速器模板关键技术研究[D]. 李荣春. 国防科学技术大学, 2009(S2)
- [9]可配置的Viterbi译码器的FPGA实现[D]. 张弓. 西安电子科技大学, 2009(08)
- [10]卷积码编码器和Viterbi译码器的FPGA实现[J]. 牟崧友. 电子工程师, 2008(08)