一、INCREASING BREAKDOWN VOLTAGE OF LDMOST USING BURIED LAYER（论文文献综述）
党天宝[1]（2021）在《MOSFET功率器件新结构的设计与研究》文中进行了进一步梳理MOSFET功率器件具有驱动方式简单、易集成、易并联、输入阻抗高以及开关响应快等优点,广泛应用在交通运输、生活娱乐以及军事航空等各个领域。但是由于其比导通电阻(Ron,sp)与击穿电压（BV）存在着2.5次方的矛盾关系,于是随着击穿电压的升高,导通电阻显着增加,这严重的限制了MOSFET在高压大功率领域的应用。本文围绕如何改善横向MOSFET功率器件中Ron,sp与BV的矛盾关系,以及如何降低曲率效应的影响,提高MOSFET功率器件的击穿电压。提出了三种MOSFET功率器件新结构:（1）一种增强耗尽的n层堆叠LDMOS器件结构。该结构由多个独立的LDMOS器件堆叠而成,通过堆叠形成的多条电流路径大大增加了器件的导通电流。并且在各个LDMOS的衬底作用下,其每条电流路径内的电流独立工作而不会互相干扰。另外在器件内加入P埋层以及P/N-top区能有效改善器件源漏附近的电场拥挤现象,从而提高器件的击穿电压。模拟结果表明,2层堆叠LDMOS的击穿电压为356V,比导通电阻为13.56m（?）·cm2,相比于C-LDMOS分别改善了26%和71%。并且,随着堆叠层数的增加,n层堆叠LDMOS器件的比导通电阻将趋于常规结构的1/n。（2）一种具有多埋层调制的槽栅型LDMOS。通过在漂移区内加入三个长度不等的P型埋层,利用埋层对漂移区的耗尽作用来提高漂移区的掺杂浓度,从而降低该器件的比导通电阻。并且通过埋层在器件内部产生新的电场峰值,改善了器件内的电场分布,从而提高了耐压特性。模拟结果表明,该结构在关断时的击穿电压为678V,在导通时比导通电阻为49.4m（?）·cm2,与常规结构相比分别改善了104%和56%。（3）一种具有多个浅介质槽的终端结构。该结构在终端区加入多个等间距的浅介质槽,故能在终端区的表面产生多个电场峰值,从而优化了终端区的表面电场,提高BV值。模拟结果表明,该结构的击穿电压为716V,较传统保护环技术改善了119%且达到了元胞的95%,终端长度为103μm,同具有相同参数的等高浅槽终端结构相比,提升了11%。
祖健[2]（2021）在《基于FIN-SJ概念的700 V LDMOS新结构设计与实验研究》文中提出高压集成电路被广泛的应用于AC/DC转化、高压栅驱动、LED照明驱动等领域,应用前景广泛。作为高压集成电路的核心开关器件,LDMOS（Lateral Double diffused MOSFET）需要兼具高击穿电压VB和低比导通电阻Ron,sp,表面场降低RESURF（Reduced Surface Field）技术是提高器件性能最简单有效的方法。更进一步的,SJ（Super Junction）超结结构由于其优越的VB-Ron,sp性能广泛用于LDMOS中,但SAD（Substrate Assisted Depletion）效应限制了集成超结器件的击穿电压。因此,抑制SAD效应的同时进一步提高超结掺杂浓度以降低比导通电阻是集成超结器件发展的主要方向。本文结合RESURF技术和超结的电场优化原理,提出基于FIN-SJ概念的700 V LDMOS进一步提高集成超结器件性能,主要贡献和创新点如下:首先,提出FIN-SJ概念及其工作原理。所谓FIN-SJ是指超结PN条呈鳍状排列的超结结构,超结N条因此受到来自三个方向P条的辅助耗尽,掺杂浓度得以提高。FIN-SJ元胞内的PN条可分为两部分:遵循RESURF原理引入纵向PN结优化表面场抑制SAD效应的埋层PN条;与传统超结一致引入横向PN结进一步优化表面场的表面PN条。综上所述,FIN-SJ同时具备纵向与横向的电场优化以及更高的掺杂,且无需额外的工艺流程抑制SAD效应。其次,优化设计FIN-SJ基本结构与工艺流程。FIN-SJ的优化同样分为表面PN条和埋层PN条两部分,分别以等效衬底模型和集成超结设计公式为指导展开,然后借助归一化导电能力ηC评估FIN-SJ元胞加入前后导电能力的变化,并据此提出改进的Y方向和Z方向非平衡FIN-SJ结构。在此基础上借助器件和工艺混合仿真验证FIN-SJ LDMOS基本结构,优化设计其热预算和工艺流程。最后,实验验证700 V FIN-SJ LDMOS器件。本文基于700 V BCD（Bipolar-CMOS-DMOS）工艺展开器件版图设计及流片实验,经测试实现了平衡FIN-SJ结构VB=763 V,Ron,sp=74 mΩ·cm2,相比同等耐压下的传统Triple RESURF硅极限降低了32.5%;仿真实现非平衡FIN-SJ结构VB=796.5 V,Ron,sp=62 mΩ·cm2,相比传统Triple RESURF硅极限降低49.3%。
杨可萌[3]（2020）在《SOI横向功率器件漂移区三维掺杂优化技术研究》文中认为为了提高横向功率器件的击穿性能以满足日益增长的设计需求,人们针对横向功率器件的漂移区进行了诸多优化。在这些技术中,漂移区横向变掺杂技术（Variation of Lateral Doping,VLD）是能够获得完全均匀表面电场的技术之一,且被认为是最成熟的技术。然而在实际制造过程中,横向变掺杂器件往往会面临一些实际问题。例如,由退火导致的漂移区纵向掺杂不均匀的影响以及由器件版图所带来的三维曲率效应的影响等等。这些非理想的状况会使得器件的击穿性能迅速恶化。但是由于直接对非理想情况下的器件建立模型尤为困难,因此研究者们难以研究这些器件的击穿机制并给出其优化方案。因此,本文围绕漂移区变掺杂器件的二维和三维耐压模型及其优化进行深入研究。首先,本文将一维掺杂分布耐压模型扩展到二维掺杂分布。继而,将版图三维曲率效应考虑进模型推导中,将耐压理论由二维扩展至三维耐压理论。在所建理论模型的指导下,从技术上提出一种新型的三维表面电场均匀化技术,通过优化漂移区三维杂质分布,完全消除版图形状导致的电场集中现象,从而获得最佳的器件性能。最终,在工艺方面,提出给定工艺条件下得到VLD区域掩膜版参数的新方法,并给出横向变掺杂器件制备的可行方案。1.提出等效衬底电势的新建模方法,建立了具有x、y方向任意变掺杂漂移区横向功率器件二维耐压模型。首先,利用等效衬底电势的方法将漂移区中耗尽电荷对漂移区势场的影响等效为衬底电压对势场的影响。该方法可以将二维泊松方程简化为拉普拉斯方程,从而大幅降低直接求解二维泊松方程的难度。利用简化后的拉普拉斯方程以及边界条件可以推导得到漂移区任意变掺杂横向功率器件的耐压模型。根据建立的耐压模型,给出RESURF优化判据,该判据下的器件可获得横向击穿最优时的表面掺杂分布,且适用于具有任意掺杂分布器件的优化设计。针对该耐压模型的研究将耐压理论由一维掺杂分布扩展到了二维掺杂分布。2.给出新的三维耐压理论,建立具有r、y方向任意变掺杂漂移区横向功率器件三维耐压模型。通过电场近似叠加的方法,利用三维泊松方程建立了柱坐标系下的变掺杂器件的耐压模型。实验结果、仿真结果和模型解析结果的一致性验证了所建立模型的准确性。理论模型以及仿真结果说明漂移区掺杂分布以及曲率半径对器件耐压性能的影响,并给当曲率半径减小时,击穿电压急剧下降转折点处的器件结构参数,从而为器件的设计提供理论指导。同时,研究三维版图曲率效应对该器件的比导通电阻和BFOM（Baliga’s Figure Of Merits）值的影响。研究表明,通过优化器件漂移区浓度分布,可以使得以漏为中心结构的BFOM值达到二维结构BFOM最优值,而以源为中心结构的BFOM值则难以通过优化来抑制三维版图曲率效应带来的不良影响。针对该耐压模型的研究将变掺杂器件中的二维耐压理论扩展至三维。3.提出一种三维表面场均匀化新技术。该技术利用三维泊松方程以及器件漂移区电场完全均匀的假设推导得到,且可以自适应曲率变化。针对2D/3D VLD器件击穿特性的研究表明,3D VLD技术下的器件表面电场不论曲率半径如何变化,它都保持均匀分布,因此,3D VLD器件击穿电压相比于2D VLD器件提高18%(@rin=2μm)。同时,3D VLD器件相比于2D VLD器件具有更小的比导通电阻,更大的饱和漏电流,更高的跨导,更高的开态击穿电压,并延缓了“准饱和现象”。其BFOM值在rin=2μm时为2D VLD器件BFOM值的2.3倍。因此,3D VLD技术可以在完全抑制三维版图曲率效应的同时具有更好的开态特性以及具有更好的击穿电压和导通电阻的折中关系。同时,该技术在模拟功率电路的应用中更具有优势。4.给出一项新的VLD工艺参数设计方法,设计三维变掺杂器件的工艺方案。首先,利用扩散方程给出制备3D VLD区域所需掩蔽层的窗口阵列信息,并通过工艺仿真软件对所设计的VLD器件的工艺流程进行了仿真验证。其次,利用Matlab软件开发最小二乘法的Minivld软件。该软件可以根据给定的工艺条件以及工艺参数提供制备VLD区域的窗口阵列信息,并具有良好的人机交互界面。工艺仿真结果表明了该软件在设计VLD区域工艺参数/条件上的精准性和可行性。相比于传统设计方法,该软件考虑了更多的工艺参数的影响,包括:杂质类型、退火时间和温度、光刻最小精度,可以为工艺设计者们提供更全面且人性化的设计方案。最后,研究关键工艺参数对VLD器件击穿特性以及导通特性的影响。研究表明,为了改善器件击穿电压与导通电阻之间的折中关系,在其他工艺条件确定时,应当尽可能地增加退火时间,且在不降低器件击穿电压的情况下尽可能地增加漂移区的注入剂量。
董自明[4]（2020）在《LDMOS横纵向电场同时优化及关键技术》文中研究说明功率半导体器件作为智能功率集成电路（Smart Power Integrated Circuits,SPIC）和高压集成电路（High Voltage Integrated Circuits,HVIC）的核心部件,以其具有变频、整流、变压、功率放大和功率管理等能力,广泛的应用于新能源汽车,智能家电和军工产品等领域。功率半导体器件的关键问题是改善击穿电压（Breakdown Voltage,简称BV）和比导通电阻(Specific On Resistance,简称Ron,sp)的矛盾关系。功率半导体研究人员从新结构,新理论和新材料等角度来提升功率半导体器件的性能。先后提出了多种技术来改善功率半导体器件的性能,主要分为两大类:表面终端技术和体内终端技术。然而,这些技术主要对功率半导体器件的横向表面电场或纵向体内电场进行单独调制,增加了设计和工艺的复杂性,影响功率半导体器件性能进一步提升。本文围绕着电场调制技术,通过同一技术同时优化功率半导体器件横纵向电场提升器件性能为目标。提出了两种新型LDMOS（Lateral Double-diffusion MOSFET）器件。一种是具有电荷补偿层技术（Substrate Compensation Charge Layer technology,简称SCCL）的SCCL LDMOS和SCCL SJ LDMOS（Super-Junction LDMOS）器件;另一种是具有多环技术（Multi-Ring technology,简称M-R）的M-R LDMOS和M-R SJ LDMOS器件。并分别对于SCCL LDMOS和M-R LDMOS器件建立了解析模型阐述电荷补偿技术和多环技术对横纵向电场的调制机理。完成了具有辅助耗尽衬底层技术（Assisted Depleting Substrate Layer,简称ADSL）的LDMOS器件研究,进一步优化器件并建立了其解析模型。建立了阶梯Hk MOSFET器件的解析模型,阐述了与LDMOS类似的二维电场对器件的调制机理。最后,研讨了适用于柔性电子的LDMOS器件同时优化横纵向电场的必要性,并通过仿真和流片实验分析器件电学性能。主要创新工作如下:（1）完成了ADSL LDMOS器件研究。并针对该器件存在表面电场不均匀的问题提出了具有P埋层的ADSL LDMOS器件（P Buried Layer ADSL LDMOS,简称P-B ADSL LDMOS）。新器件除了具有辅助耗尽衬底层调制器件纵向电场的优势外,P埋层对器件表面电场具有优异的调制效果。另外,根据电荷守恒原理,由于该器件具有高掺杂P埋层,其漂移区掺杂浓度得到提升,比导通电阻得到优化。在P埋层和辅助耗尽衬底层的同时优化下,P-B ADSL LDMOS的横纵向电场得到同时优化,器件性能得到提升,器件BV和Ron,sp之间的矛盾关系突破了LDMOS硅极限。最后,建立了ADSL LDMOS器件的解析模型阐明了辅助耗尽衬底层对于LDMOS器件的横纵向电场调制作用。（2）提出了SCCL LDMOS器件。电荷补偿层对LDMOS器件横纵向电场具有同时优化的效果。利用电荷补偿技术,SCCL LDMOS器件的纵向电场得到拓展且在横纵向电场均引入电场峰,使器件横纵向电场得到优化,提升器件耐压。然后,电荷补偿层技术应用到SJ LDMOS器件中,电荷补偿层使得器件横纵向电场同时优化且消除了衬底辅助耗尽效应。SCCL SJ LDMOS器件性能优异打破了LDMOS硅极限。最后,建立了SCCL LDMOS器件的解析模型阐述了电荷补偿技术对LDMOS器件的表面和纵向电场同时调制作用。（3）提出了M-R LDMOS器件。多环技术对LDMOS器件横纵向电场具有同时优化的效果。由于多环技术调制作用,M-R LDMOS器件的纵向电场得到拓展且其横纵向电场均被引入新电场峰得到调制,器件耐压得到提升。另外,多环结构拓宽了器件导电通道降低了器件导通电阻。然后,提出了M-R SJ LDMOS器件,多环技术除了同时优化横纵向电场还消除了衬底辅助耗尽效应,使得器件耐压增长。M-R SJ LDMOS器件性能优异打破了LDMOS硅极限。最后,建立了M-R LDMOS器件的解析模型阐述了多环技术对LDMOS器件的横向,纵向和径向电场调制作用并准确预测器件的击穿特性。（4）阶梯Hk MOSFET的漂移区与LDMOS类似,由P阱和Hk介质层同时耗尽,受到两个电场同时调制。结合阶梯Hk MOSFET的特点,建立了阶梯Hk MOSFET器件的解析模型。通过求解半导体材料漂移区的泊松方程和Hk介质层的拉普拉斯方程,获得了器件二维电场分布模型,阐述了二维电场对器件的调制机理;其次,建立了器件的耐压模型,精准预测器件的击穿特性。最后,求解比导通电阻,提出了优化阶梯Hk MOSFET器件方法。（5）分析了适用于柔性电子的LDMOS器件同时优化横纵向电场的必要性。讨论了适用于柔性电子的体硅和SOI基LDMOS器件在缺失衬底电极和衬底减薄情况下横纵向电场分布,击穿特性,传输特性和转移特性。并提出了优化器件横纵向电场提升器件性能的方法。通过流片实验分析了适用于柔性电子SOI基LDMOS器件的电学性能。本文共提出了五种新型LDMOS,包括:P-B ADSL LDMOS,SCCL LDMOS,SCCL SJ-LDMOS,M-R LDMOS和M-R SJ-LDMOS。与传统LDMOS相比,这些器件的BV与Ron,sp之间矛盾关系都得到有效改善;并分别针对具有辅助耗尽衬底技术,电荷补偿技术,多环技术和阶梯HK介质层器件建立了解析模型阐述各个技术的电场调制机理;研究了应用于柔性电子的LDMOS器件并通过流片测试分析器件性能。
袁雷雷[5]（2020）在《基于SiC/Si高压LDMOS新结构研究与设计》文中提出高压LDMOS（Lateral Double-diffused MOSFET）器件是电力电子模块和电力电子系统的核心器件,具有高耐压、大功率、大电流、易集成、与CMOS工艺兼容等特性,广泛用作功率集成电路中的开关器件,其重点关注的性能指标是击穿电压和比导通电阻。Si基功率MOS器件是目前商业化的主流半导体功率器件,而其比导通电阻与击穿电压之间存在2.5次方的矛盾关系制约了Si基功率器件性能的完全发挥,其发展受到了“硅极限”的限制。SiC作为第三代宽禁带半导体的主要代表,由于具备禁带宽度大、临界击穿电场高、抗辐射能力强、热导率高等优点而广受关注,SiC基MOS器件具有比Si基MOS更好的特性,但由于材料的特殊性,传统的硅工艺并不能完全适用于SiC器件的制备,而且SiC MOS器件制造工艺尚有很多还不稳定的工艺关键点。本文为解决半导体功率器件面临的这些问题,为了获得高性能的半导体功率器件（耐压高,功耗低,电流大）,在SiC/Si异质结研究的基础上,提出了以下三种高压LDMOS新结构:（1）一种具有倒L形场板SiC/Si异质结LDMOS新结构,通过引入倒L形场板和阶梯形氧化层,调节器件的横向电场和纵向电场分布,利用SiC材料的高临界击穿场、高热导率以及成熟的硅工艺来提高器件的性能指标,改善击穿电压（Breakdown voltage,BV）和比导通电阻(Specific on-resistance,Ron,sp)之间的折衷关系。模拟结果表明,与常规的Si LDMOS和SiC LDMOS相比,该器件的BV分别从226V和720V提高到992V,同时保持了27.62mΩ?cm2的低比导通电阻Ron,sp。（2）一种具有沟道积累层的槽栅SiC/Si异质结LDMOS器件新结构,通过在漂移区中引入一层高浓度的沟道积累层来提供低阻载流子输运路径,该器件结合SiC材料和Si材料各自的优点,进一步实现了高击穿电压BV和低比导通电阻Ron,sp。模拟结果表明,该器件实现1060V的高击穿电压BV和8.9 mΩ?cm2的低比导通电阻Ron,sp,与常规的Si LDMOS和SiC LDMOS相比,该器件的BV分别提高了832V和339V。（3）一种具有半绝缘碳化硅埋层的薄漂移区SI-SiC/Si LDMOS器件,通过采用阶梯形半绝缘（Semi-Insulating,SI）SiC材料来代替SOI（Silicon-On-Insulator）中的Si O2层,利用碳化硅材料的高热导率和高临界击穿电场,实现了高耐压并有效地解决了SOI基LDMOS器件的散热问题。模拟结果表明,该器件实现了同尺寸结构的200V级别耐压,获得了236V的击穿电压BV和4.0mΩ?cm2的比导通电阻Ron,sp,与常规SOI基结构和Si基结构相比,比导通电阻Ron,sp分别降低了30.6%和54.4%,器件的FOM值分别提高了87.8%和157.4%,其表面温度分别降低了118K和15K,具有卓越的散热效果。在考虑散热性能和功耗问题的大功率应用领域,该器件具有明显的优势。
王睿[6]（2020）在《SOI基横向半超结器件比导通电阻模型与实验研究》文中研究指明SOI智能功率集成电路（Smart Power IC,SPIC）因其SOI（Silicon-On-Insulator）材料介质层的存在,相较于硅基芯片,能实现更高的集成度、更小的寄生效应以及更低的功耗,在功率半导体器件市场受到了广泛运用。所以,研究作为SOI SPIC芯片核心器件的SOI横向功率器件具有重大意义。在实际应用中,希望其拥有开态时低的比导通电阻和关断时高的反向耐压,故引入了超结（Superjunction,SJ）技术以缓解比导通电阻和耐压的矛盾关系。横向超结器件具有衬底辅助耗尽效应（Substrate Assisted Depletion,SAD）,相关学者提出等效衬底模型（Equivalent Substrate model,ES model）,引入电荷补偿层（Charge Compensation Layer,CCL）显着提升了器件耐压。然而,基于ES模型的横向半超结器件的比导通电阻优化模型,还未见理论和实验报道。本文也主要围绕着SOI横向功率器件比导通电阻和耐压的优化展开,其主要工作及创新点如下:首先,根据等效衬底模型,结合理想衬底条件对SOI基横向器件衬底进行优化,设计出具有理想衬底的SOI基LDMOS（Lateral Double-diffused MOSFET）。该结构通过漂移区线性变掺杂的方式满足了理想衬底条件,并通过仿真验证了可以完全抑制衬底辅助耗尽效应,有效保证了器件耐压。其次,将纵向半超结器件耐压层的工作原理引入到具有理想衬底的SOI基横向器件中,研究比导通电阻优化方法,提出归一化导电能力ηC的物理概念。归一化导电能力ηC用来衡量引入超结前和引入超结后导电能力（Current-carrying Capability,CC）的变化,并理论计算出归一化导电能力ηC=1条件下的最优半超结长度,仿真获得了该条件下的semi-SJ LDMOS（semi-Superjunction LDMOS）具有最低的比导通电阻。最后,对基于归一化导电能力的SOI基semi-SJ LDMOS进行了流片实验,验证了其比导通电阻优化模型和耐压的准确性。实验证明,对应于归一化导电能力ηC=1条件下的半超结长度能使器件获得最低的比导通电阻。实验结果显示semi-SJ LDMOS实现了25.5 mΩ?cm2的比导通电阻,464.3V的击穿电压,相较于相同击穿电压下的triple RESURF器件,比导通电阻降低了37.7%。
黄芸佳[7]（2020）在《具有异质结新型LDMOS功率器件设计及关键技术》文中认为功率半导体器件是功率集成电路的核心器件,起到了电能转换和电路控制的关键作用,因此它不仅是影响芯片性能制造成本的重要因素,还在一定程度上决定了功率集成电路的可靠性。在各种功率器件中,LDMOS器件因具有高耐压、更易与其他器件及外围电路集成等优点因而被广泛应用于高压集成电路中。对于常规LDMOS器件的比导通电阻与击穿电压之间有着2.5次方的矛盾关系,因此如何在提升击穿电压的同时尽量降低或保持导通电阻的水平一直是功率LDMOS器件研究者们关注的焦点。为进一步提升LDMOS器件的性能,目前已有许多优化的器件结构被提出,还有部分研究者选择使用宽禁带半导体材料来设计和制造器件。Si C材料作为作为宽禁带材料的代表之一,具有临界击穿电场高、较大的热导率、良好的抗辐射能力等优势,然而,Si C MOS器件的制造工艺不完全与Si工艺兼容,仍存在一些问题有待解决。Si/Si C混合衬底的出现提供了新的设计思路。因此,本文中基于Si/Si C异质结结构设计了两种器件,所设计的器件既能利用成熟Si工艺的优势,也可以兼具Si C材料各项优点,具有广阔的应用前景。本文主要的创新工作和获得的结果如下:（1）设计了具有深漏区的新型Si/Si C LDMOS。其主要特征在于,衬底材料为Si C,而器件大部分有源区仍位于Si层内;此外,器件漏区深入Si C衬底,将原本近漏端的高电场区域引入临界击穿电场更高的Si C材料中,实现击穿点转移,进而改善比导通电阻与击穿电压间的矛盾关系。仿真结果表明,具有深漏区的新型Si/Si C LDMOS与传统Si LDMOS相比,在漂移区长度均为20μm的情况下将击穿电压由240V提升至384V,提高幅度约为60%;器件的优值由2.04 MW/cm2提升至4.26MW/cm2,增大了约108%。此外,本文基于二维泊松方程的求解,并结合ISE TCAD仿真中得到的数据进行拟合,获得具有深漏区的新型Si/Si C LDMOS漂移区电场和电势数值解析模型。对该模型中的各项参数进行分析,为所做的仿真工作提供理论依据,提高器件优化效率。（2）设计了具有阶梯掺杂漂移区的Si/Si C LDMOS。Si/Si C SDD LDMOS是在（1）的基础上将均匀掺杂的漂移区改为具有阶梯掺杂浓度的漂移区。将Si/Si C SDD LDMOS的仿真结果与体硅SDD LDMOS的击穿性能进行对比,在漂移区长度均为30μm的情况下,器件的击穿电压由450V提升至603V,增大了约34%;比导通电阻由104.1m??cm2下降至70.5m??cm2,减小了32.3%。优化后的SDD Si/Si C LDMOS较体硅SDD LDMOS具有更高的击穿电压和较小的比导通电阻,实现了器件的进一步优化。
张珺[8]（2018）在《等效浓度分布理论：横向功率器件新耐压机理和电场电势模型研究》文中提出降低表面场（RESURF,Reduce Surface Field）技术的提出为横向功率器件的发展带来了革命性的进步。基于RESURF原理的横向双扩散MOS（LDMOS,Lateral Double diffusion MOS）以其高耐压,低导通电阻,低功耗,高集成度等优点而作为高压集成电路（HVIC,High Voltage Integrated Circuit）和智能功率集成电路（SPIC,Smart Power Integrated Circuit）中的基本结构。在对器件性能及成本的双重要求下,RESURF理论的利用和扩展成为了国内外半导体器件研究者一直关注和研究的热点。其中,如何获得导通电阻和击穿电压这对矛盾关系中更好的折衷一直是对横向功率器件研究的核心问题。然而RESURF技术蕴含着的二维耦合效应其物理本质并不明朗。随着新器件结构愈来愈复杂,相应的解析模型也越来越复杂。这进一步阻碍了研究者们对器件耐压效应物理本质的研究。更重要的是,随着器件尺寸不断缩小,由于版图效应的存在,传统的二维器件耐压理论和模型已不能满足当下优化需求。本文围绕最普遍被使用的体硅（BS,Bulk Silicon）和绝缘体上硅（SOI,Silicon On Insulator）横向功率器件的耐压问题。利用一维建模视角,在器件耐压理论上进行创新研究。提出了等效浓度分布（ECP,Effective Concentration Profile）理论,该理论认为漂移区耐压技术的本质是对ECP的改变,从而改变了电场分布。即将传统的二维甚至三维复杂结构等效为对漂移区ECP即电荷共享及分配关系的影响。从ECP理论出发,本文首先分别推广研究了两类BS和SOI RESURF横向功率器件耐压理论:S-RESURF（Single-RESURF）横向功率器件ECP耐压理论和D/T-RESURF（Double/Triple-RESURF）横向功率器件ECP耐压理论。进一步,利用ECP理论研究了实际制造中源漏结终端效应对器件耐压特性的影响:三维曲率效应（3-D Curvature effect）和场板RESURF（FP-RESURF,Field Plate Assistant RESURF）横向功率器件ECP耐压理论。并建立了相应的耐压模型。提出的两项耐压理论包括:1.S-RESURF横向功率器件等效浓度耐压理论及模型。提出了BS/SOI S-RESURF横向功率器件ECP耐压理论。利用ECP理论导出了漂移区等效浓度分布,从而解释了RESURF器件之特殊电场分布。首次基于求解一维Poisson方程,得到了二维电场、电势分布模型。进一步给出了S-RESURF横向功率器件的击穿电压模型并利用该理论提出了最优浓度分布的理论公式,为BS/SOI RESURF器件的优化设计提供了理论依据。2.D/T-RESURF横向功率器件耐压理论及其模型。将ECP理论扩展至用于分析Double及Triple RESURF技术。通过将耐压技术对二维电场的调制效应等效为对等效浓度分布（ECP）的改变,系统化了ECP耐压理论,并首次提出了普适的RESURF判据。首先借助ECP耐压理论将D/T-RESURF器件等效为S-RESURF器件,从而建立了二维场势分布模型。在对二维器件的耐压特性的深入分析下,进一步研究了D/T-RESURF对表面电场分布改变的物理本质。从而得到了P-top层,P埋层的优化掺杂判据。研究的两项源漏结终端效应对器件耐压特性的影响包括:1.场板效应下BS/SOI横向功率器件等效浓度耐压理论及其模型。提出场板RESURF器件耐压新理论。该理论认为:场板技术利用纵向MIS（Metal-Insulator-Semiconductor）结构对漂移区表面的电荷调制作用影响了表面电场的分布,这种影响可以被等效为对ECP和特征厚度t同时的改变。从而建立了BS/SOI FP-RESURF二维场势模型及击穿电压模型。利用该模型,场板技术的物理本质被得到深入研究。从而首次提出了场板几何设计优化判据,为理解场板效应,优化场板技术提供了理论基础。研究结果表明:同等漂移区条件下,场板设计需要在较高的漂移区优化掺杂浓度,较小的工艺容差中寻找折衷。2.版图效应研究下BS/SOI横向功率器件等效浓度耐压理论及其模型。利用S-RESURF ECP耐压理论及模型,针对实际横向功率器件制造中不可避免且随器件尺度缩小而不断恶化的三维版图曲率效应致电场集聚效应,提出了BS/SOI RESURF三维耐压理论。利用一维ECP理论,二维近似方法和柱坐标系三维Poisson方程分别建立了相应的二维场势分布及耐压模型。利用这些模型研究了三维曲率效应下表面电场的重塑效应,并研究了该重塑效应对器件结构参数的敏感性。首次从物理的角度解释了曲率效应致耐压退化过程,并首次对曲率效应致电场集聚效应同时进行了定量和定性的分析。通过比较发现:一维ECP模型在不显着降低二维场势模型及耐压模型精度的前提下,得到了简单明确的物理意义。所得出的优化判据对抑制三维曲率效应的不良影响,优化器件结构参数提供了有效、便捷的工具。通过提出并使用等效浓度分布理论,传统模型无法解释的表面电场峰谷交替的现象得到了定性和定量的解释。所建立的二维场势模型和耐压模型简单、准确。通过等效浓度分布理论,D/T-和FP-RESRUF技术的物理机理得到解释,3-D曲率效应的物理本质也得到研究。
唐盼盼[9]（2019）在《基于电场调制的SOI LDMOS器件结构设计与特性研究》文中指出随着电力电子技术近几年的不断发展,智能功率集成电路（Smart Power Integrated Circuits,SPIC）的概念被提出并得到广泛关注,该技术的应用一方面可以缩减制造成本,另一方面能够增强设备可靠性,而其最大的优势就在于一块芯片上可以将高压分立器件和低压控制电路同时集成。基于绝缘体上硅（Silicon-On-Insulator,SOI）技术的横向双扩散功率MOS（Lateral Double-Diffused MOS,LDMOS）器件因其输入阻抗较高和转换速率更快等特点在功率器件应用领域仍占据主要地位。同时由于SOI LDMOS的电极都位于器件的表面,因此更易于与CMOS集成电路工艺相兼容。在功率器件结构设计中,用来表征SOI LDMOS功率器件性能的两个重要指标分别为击穿电压和比导通电阻,二者之间存在互相制约的矛盾关系,因此如何在不影响器件的可靠性基础上,提高SOI LDMOS器件反向耐压并降低比导通电阻成为业界学者一直以来的研究热点。此外,考虑到功率器件在应用过程中会遭受极端恶劣的环境条件影响,高温以及辐射引起的器件性能退化都成为SOI LDMOS器件特性研究中需要考虑的因素。为了获得SOI LDMOS击穿电压和比导通电阻之间更好的折中,本课题基于横向超结SOILDMOS器件,针对横向超结器件易受衬底辅助耗尽效应的影响这一问题,在降低表面电场技术、场板技术、横向变掺杂技术等电场调制理论的指导下,设计了几种具有较高击穿电压和低比导通电阻的器件新结构。此外,对器件的可靠性诸如自加热效应、单粒子效应也做了相关的研究。通过相关理论研究与仿真分析,对论文的主要工作可归纳如下:（1）对于传统超结SOI LDMOS器件,漂移区采用超结结构作为耐压层,在P区电荷补偿作用下,有利于N区的完全耗尽,获得高击穿电压的同时还可以降低导通电阻。然而超结层受纵向衬底耗尽效应的影响易出现电荷不平衡问题,将会影响器件的性能。为了解决这一问题,提出用侧壁场板结构替代P区的SOI SFP-LDMOS器件结构。其结构特点是用侧氧结合多晶硅场板形成的侧壁场板结构代替超结结构的P区,形成的MIS结构不但可以辅助耗尽N区,而且在多晶硅场板边界处引入新的电场峰,调制了器件表面电场分布,提高了击穿电压。同时研究了单粒子辐照条件下,器件发生单粒子烧毁效应（SEB）的触发机理,通过与普通SOI SJ LDMOS对比,SOI SFP-LDMOS器件具有更强的抗单粒子烧毁的能力。（2）为了提高埋超结LDMOS器件的耐压,本文将埋超结结构与图形化埋氧结构结合,提出了 SOI BSJ-PT LDMOS器件结构。其结构特点是靠近源区一侧形成P型沟槽区,刻蚀沟槽的同时在漂移区下方获得阶梯埋氧层。P型沟槽区补偿耗尽邻近的N漂移区,增强了 3D RESURF效应,因此可以进一步提高漂移区掺杂浓度,降低了通态导通电阻。同时阶梯埋氧结构在阶梯拐角位置引入新的电场峰,在电场调制作用下提高了漂移区表面电场中部低谷区幅值,使电场分布更趋均匀,进而提高了器件击穿电压。（3）针对SOI LDMOS器件在反偏条件下沿漂移区方向从源端至漏端耗尽作用逐渐增强的特点,SOI LDMOS器件采用N漂移区宽度线性增大且与高K介质材料交替分布的VLW结构自适应地负担漏极偏置电压。因为SOIVLW LDMOS结构采用了不同于常规的楔形漂移区结构,所以对其通态特性进行较为详细的研究,通过理论推导其导通电阻解析式,经仿真验证其是否能准确预测器件性能。此外针对SOI器件通态条件下会遭受自加热效应,采用非等温仿真验证选取碳化硅（SiC）材料替代SOI埋氧衬底可以有效缓解自加热效应对器件产生的影响。另外通过等温仿真模拟了温度变化对器件特性的影响,通过对比不同衬底器件的电热效应响应以表征功率器件的温度可靠性。
张银艳[10]（2019）在《基于电荷平衡的高压SJ LDMOS新结构研究》文中研究说明横向功率 LDMOS（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）器件因其输入阻抗高、速度快、集成度高、功耗较低等原因在功率集成电路（PIC,Power Integrated Circuit）和高压集成电路（HVIC,High Voltage Integrated Circuit）中扮演着越来越重要的角色。因为PIC技术的进一步成熟以及发展,所以功率LDMOS器件在消费类电子、汽车电子、家电、通信电子等领域得到了普遍的应用。但是,功率LDMOS的发展过程存在耐压（BV,Breakdown Voltage）与比导通电阻（Ron,sp.Specific On Resistance）的矛盾关系,即Ron,sp∝ BV2.5（“硅极限”）。器件的BV增加与Ron,sp的降低局限于漂移区的掺杂以及漂移区的尺寸。超结（SJ,Superjunction）技术的提出并且引入到LDMOS中突破了“硅极限”,使得Ron,sp∝ BV2.5转变为Ron,sp∝BV1.32进而再变为Ron,sp∝BV1.03,从而使得超结功率器件转变为研究的热点。但是,横向SJ LDMOS由于衬底参与耗尽,使得超结层无法被完全耗尽,导致器件的BV急剧降低。此种现象被称为衬底辅助耗尽效应（SAD,Substrate Assisted Depletion Effect）,其降低了超结 LDMOS器件的性能,阻碍了横向超结器件的发展。本文基于电荷平衡理论,通过优化电荷补偿层（CCL,Charge Compensation Layer）,提出两种新型的SJ LDMOS器件结构。通过理论和软件模拟相结合,优化SJ LDMOS结构的性能。（1）提出具有部分低K介质层（PLK,Partial Low K Layer）的SJ LDMOS器件结构。PLK SJ LDMOS器件结构的特点是具有PLK,并且N型漂移区采用了线性掺杂技术。根据PLK层的位置优化漂移区掺杂浓度的分布,从而屏蔽了 SJ LDMOS器件的SAD效应并且保证了器件超结层的电荷平衡。由于PLK被引入SJLDMOS中漏端下方,优化器件纵向埋层电场,进而改善了器件的纵向耐压。在漂移区长度为45μm的条件下,PLK SJ LDMOS 的 BV 和功率优值（FOM,Figure Of Merit）分别为 799V 和 6.2MW·cm-2。同时,根据PLK SJLDMOS的特点给出对应的工艺制备方案以及跑道型版图。（2）提出具有渐变电荷补偿层（GCCL,Gradient Charge Compensation Layer）的SJ LDMOS器件结构。GCCL SJLDMOS器件的主要特点是具有渐变电荷补偿层。电荷补偿层的形状为三角形且位置位于器件超结层与衬底之间。通过优化电荷补偿层的形状来优化电荷补偿层里补偿电荷分布的方法,消除了超结器件的SAD效应,从而保证了超结LDMOS中超结层的电荷平衡。在漂移区长度为21μm的条件下,GCCL SJ LDMOS器件的BV和FOM分别为409V和9.5MW·cm-2。紧接着,针对GCCL SJ LDMOS的结构特征给出了工艺制备流程以及跑道型版图。
二、INCREASING BREAKDOWN VOLTAGE OF LDMOST USING BURIED LAYER（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、INCREASING BREAKDOWN VOLTAGE OF LDMOST USING BURIED LAYER（论文提纲范文）
（1）MOSFET功率器件新结构的设计与研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 研究背景与意义 |
| §1.2 功率半导体器件的进展 |
| §1.2.1 硅基MOSFET功率器件的进展 |
| §1.2.2 横向MOSFET耐压技术进展 |
| §1.2.3 纵向MOSFET终端技术进展 |
| §1.3 本章小结 |
| §1.4 本文主要工作 |
| 第二章 一种增强耗尽的n层堆叠LDMOS |
| §2.1 器件结构与工作机理 |
| §2.2 器件主要特性分析 |
| §2.3 器件关键参数研究 |
| §2.4 器件工艺流程 |
| §2.5 本章小结 |
| 第三章 一种多埋层调制的槽栅型LDMOS |
| §3.1 器件结构与工作机理 |
| §3.2 器件主要特性分析 |
| §3.3 器件关键参数研究 |
| §3.4 器件工艺流程 |
| §3.5 本章小结 |
| 第四章 一种具有多个浅介质槽的终端结构 |
| §4.1 器件结构与工作机理 |
| §4.2 器件主要特性分析 |
| §4.3 器件关键参数研究 |
| §4.4 器件工艺流程 |
| §4.5 本章小结 |
| 第五章 总结与展望 |
| §5.1 总结 |
| §5.2 展望 |
| 参考文献 |
| 作者在攻读硕士学位期间的主要研究成果 |
| 致谢 |
（2）基于FIN-SJ概念的700 V LDMOS新结构设计与实验研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 RESURF集成器件的发展 |
| 1.3 集成超结器件 |
| 1.3.1 集成超结制作工艺 |
| 1.3.2 集成超结器件的国内外研究背景 |
| 1.4 本文的主要结构安排 |
| 第二章 FIN-SJ概念与设计 |
| 2.1 FIN-SJ概念 |
| 2.1.1 超结器件的多维耗尽机制 |
| 2.1.2 FIN-SJ基本结构与机理 |
| 2.2 FIN-SJ元胞设计 |
| 2.2.1 等效衬底模型 |
| 2.2.2 超结元胞设计公式 |
| 2.2.3 归一化导电能力 |
| 2.3 本章小结 |
| 第三章 700 V FIN-SJ LDMOS新结构仿真设计 |
| 3.1 对称平衡FIN-SJ器件结构 |
| 3.1.1 埋层PN条仿真设计 |
| 3.1.2 表面PN条优化 |
| 3.2 非对称FIN-SJ器件新结构 |
| 3.2.1 增加归一化导电能力的两种途径 |
| 3.2.2 Y方向非平衡FIN-SJ |
| 3.2.3 Z方向非平衡FIN-SJ |
| 3.3 本章小结 |
| 第四章 700 V FIN-SJ LDMOS实验验证 |
| 4.1 工艺与热预算优化 |
| 4.1.1 热预算优化 |
| 4.1.2 FIN-SJ工艺流程 |
| 4.2 版图设计 |
| 4.2.1 跑道型版图 |
| 4.2.2 叉指型版图 |
| 4.3 实验结果与对比 |
| 4.3.1 测试结果 |
| 4.3.2 特性对比 |
| 4.4 本章小结 |
| 第五章 全文总结与展望 |
| 5.1 全文总结 |
| 5.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）SOI横向功率器件漂移区三维掺杂优化技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 专用术语注释表 |
| 第一章 绪论 |
| 1.1 横向功率器件耐压技术研究进展 |
| 1.1.1 漂移区横向杂质优化技术 |
| 1.1.2 漂移区纵向杂质优化技术 |
| 1.1.3 漂移区三维耐压技术 |
| 1.2 横向功率器件耐压模型研究进展 |
| 1.2.1 横向功率器件一维耐压理论 |
| 1.2.2 横向功率器件二维耐压理论 |
| 1.2.3 横向功率器件三维耐压理论 |
| 1.3 器件工艺技术研究进展 |
| 1.4 本文的主要工作 |
| 第二章 变掺杂漂移区横向功率器件二维耐压模型 |
| 2.1 任意变掺杂SOI横向功率器件势场模型 |
| 2.1.1 等效衬底电势法 |
| 2.1.2 漂移区势场分布模型 |
| 2.1.3 掺杂分布对表面电场的影响 |
| 2.2 任意变掺杂SOI横向功率器件击穿电压模型 |
| 2.2.1 漂移区全耗尽情况 |
| 2.2.2 漂移区不全耗尽情况 |
| 2.2.3 掺杂分布对击穿电压的影响 |
| 2.3 任意变掺杂SOI横向功率器件结构优化判据 |
| 2.3.1 表面电场完全均匀判据 |
| 2.3.2 表面电场非全均匀判据 |
| 2.4 本章小结 |
| 第三章 变掺杂漂移区横向功率器件三维耐压模型 |
| 3.1 柱坐标系下变掺杂SOI横向功率器件势场模型 |
| 3.1.1 柱坐标系下三维泊松方程降维 |
| 3.1.2 漂移区势场分布模型 |
| 3.1.3 掺杂分布以及曲率半径对电场的影响 |
| 3.2 柱坐标系下变掺杂SOI横向功率器件击穿电压模型 |
| 3.2.1 以漏为中心的结构击穿电压模型 |
| 3.2.2 以源为中心的结构击穿电压模型 |
| 3.2.3 掺杂分布对器件击穿特性的影响 |
| 3.2.4 曲率半径对器件击穿电压的影响 |
| 3.3 柱坐标系下变掺杂SOI横向功率器件导通电阻 |
| 3.3.1 导通电阻模型 |
| 3.3.2 三维版图曲率效应对导通电阻的影响 |
| 3.3.3 三维版图曲率效应对BFOM值的影响 |
| 3.4 本章小结 |
| 第四章 三维表面电场均匀化技术 |
| 4.1 三维版图曲率效应的横向功率器件优化设计 |
| 4.1.1 以源为中心结构下的横向变掺杂技术 |
| 4.1.2 以漏为中心结构下的横向变掺杂技术 |
| 4.2 考虑三维版图曲率效应的横向变掺杂器件关态特性 |
| 4.2.1 3DVLD器件的电场分布 |
| 4.2.2 3DVLD器件的击穿电压 |
| 4.3 考虑三维版图曲率效应的横向变掺杂器件开态特性 |
| 4.3.1 3DVLD器件转移特性曲线 |
| 4.3.2 3DVLD器件输出特性曲线 |
| 4.4 考虑三维版图曲率效应的横向变掺杂器件导通电阻和BFOM值 |
| 4.4.1 3DVLD器件比导通电阻 |
| 4.4.2 3DVLD器件BFOM值 |
| 4.5 本章小结 |
| 第五章 横向变掺杂工艺设计 |
| 5.1 VLD横向功率器件工艺设计 |
| 5.1.1 掩膜版参数设计 |
| 5.1.2 以源为中心3DVLD横向功率器件工艺流程仿真 |
| 5.1.3 以漏为中心3DVLD横向功率器件工艺流程仿真 |
| 5.2 最小二乘法下VLD横向功率器件工艺设计 |
| 5.2.1 最小二乘法下的Minivld软件开发 |
| 5.2.2 利用Minivld软件的工艺设计 |
| 5.2.3 利用Minivld软件的2D/3D VLD区域工艺设计 |
| 5.3 VLD横向功率器件工艺器件联合仿真 |
| 5.3.1 2D/3DVLD横向功率器件性能 |
| 5.3.2 工艺条件对器件击穿特性影响 |
| 5.3.3 工艺条件对器件导通电阻影响 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录1 攻读博士学位期间撰写的论文 |
| 附录2 攻读博士学位期间申请的专利 |
| 附录3 攻读博士学位期间参加的科研项目 |
| 致谢 |
（4）LDMOS横纵向电场同时优化及关键技术（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 功率半导体器件表面终端技术 |
| 1.2.1 RESURF技术 |
| 1.2.2 场板技术 |
| 1.2.3 横向变掺杂技术 |
| 1.2.4 横向变厚度技术 |
| 1.3 功率半导体器件体内终端技术 |
| 1.3.1 REBULF技术 |
| 1.3.2 多浮空埋层技术 |
| 1.3.3 图形化埋氧层技术 |
| 1.4 超结技术简介 |
| 1.4.1 横向超结MOSFET |
| 1.4.2 纵向超结MOSFET |
| 1.4.3 超结工艺介绍 |
| 1.5 横向功率器件解析耐压模型研究进展 |
| 1.6 本文研究内容与结构安排 |
| 第二章 具有辅助耗尽衬底层的LDMOS器件及关键技术 |
| 2.1 具有辅助耗尽衬底层LDMOS器件研究 |
| 2.1.1 ADSL LDMOS器件结构和工作机理 |
| 2.1.2 ADSL LDMOS仿真优化分析 |
| 2.1.3 ADSL LDMOS关键工艺流程 |
| 2.1.4 ADSL LDMOS小结 |
| 2.2 具有P型埋层和辅助耗尽衬底层LDMOS器件设计 |
| 2.2.1 P-B ADSL LDMOS器件结构和工作机理 |
| 2.2.2 P-B ADSL LDMOS仿真优化分析 |
| 2.2.3 P-B ADSL LDMOS关键工艺流程 |
| 2.2.4 P-B ADSL LDMOS小结 |
| 2.3 具有辅助耗尽衬底层LDMOS器件解析模型 |
| 2.3.1 ADSL LDMOS器件结构和工作机理 |
| 2.3.2 ADSL LDMOS器件解析建模 |
| 2.3.3 ADSL LDMOS模型验证 |
| 2.3.4 ADSL LDMOS解析模型小结 |
| 2.4 本章小结 |
| 第三章 具有电荷补偿层LDMOS器件设计及关键技术 |
| 3.1 具有电荷补偿层新型LDMOS器件设计 |
| 3.1.1 SCCL LDMOS器件结构和工作机理 |
| 3.1.2 SCCL LDMOS仿真优化分析 |
| 3.1.3 SCCL LDMOS关键工艺流程 |
| 3.1.4 SCCL LDMOS小结 |
| 3.2 具有电荷补偿层新型SJ-LDMOS器件设计 |
| 3.2.2 SCCL SJ-LDMOS器件结构和工作机理 |
| 3.2.3 SCCL SJ-LDMOS仿真优化分析 |
| 3.2.4 SCCL SJ-LDMOS关键工艺流程 |
| 3.2.5 SCCL SJ-LDMOS小结 |
| 3.3 具有电荷补偿层LDMOS器件的解析模型 |
| 3.3.1 SCCL LDMOS器件结构和工作机理 |
| 3.3.2 SCCL LDMOS器件解析建模 |
| 3.3.3 SCCL LDMOS模型验证 |
| 3.3.4 SCCL LDMOS解析模型小结 |
| 3.4 本章小结 |
| 第四章 具有多环衬底结构的LDMOS设计及关键技术 |
| 4.1 具有多环衬底结构新型LDMOS设计 |
| 4.1.1 M-R LDMOS器件结构和工作机理 |
| 4.1.2 M-R LDMOS仿真优化分析 |
| 4.1.3 M-R LDMOS关键工艺流程 |
| 4.1.4 M-R LDMOS小结 |
| 4.2 具有多环衬底结构新型SJ-LDMOS设计 |
| 4.2.1 M-RSJ-LDMOS器件结构和工作机理 |
| 4.2.2 M-RSJ-LDMOS仿真优化分析 |
| 4.2.3 M-RSJ-LDMOS关键工艺流程 |
| 4.2.4 M-RSJ-LDMOS小结 |
| 4.3 具有多环衬底结构LDMOS器件的解析模型 |
| 4.3.1 M-R LDMOS器件结构和工作机理 |
| 4.3.2 M-R LDMOS电场和电势分布模型 |
| 4.3.3 M-R LDMOS击穿电压模型 |
| 4.3.4 M-R LDMOS比导通电阻模型 |
| 4.3.5 M-R LDMOS模型验证 |
| 4.3.6 M-R LDMOS解析模型小结 |
| 4.4 本章小结 |
| 第五章 具有阶梯Hk介质层MOSFET器件解析建模 |
| 5.1 阶梯Hk MOSFET器件建模 |
| 5.1.1 阶梯Hk MOSFET器件结构和工作机理 |
| 5.1.2 阶梯Hk MOSFET耐压模型 |
| 5.1.3 阶梯Hk MOSFET比导通电阻模型 |
| 5.1.4 阶梯Hk MOSFET模型验证 |
| 5.2 本章小结 |
| 第六章 适用于柔性电子的LDMOS器件设计及实验 |
| 6.1 适用于柔性电子的LDMOS器件结构 |
| 6.2 适用于柔性电子的LDMOS器件设计 |
| 6.2.1 适用于柔性电子的体硅LDMOS器件 |
| 6.2.2 适用于柔性电子的SOI基LDMOS器件 |
| 6.2.3 适用于柔性电子的LDMOS器件设计小结 |
| 6.3 适用于柔性电子的SOI基LDMOS器件流片实验 |
| 6.3.1 实验方案 |
| 6.3.2 版图设计及掩膜版制备 |
| 6.3.3 流片结果 |
| 6.3.4 SOI基LDMOS器件测试 |
| 6.3.5 适用于柔性电子的SOI基LDMOS器件测试 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）基于SiC/Si高压LDMOS新结构研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 选题研究背景与意义 |
| §1.2 硅基功率MOSFET器件国内外发展现状及分析 |
| §1.3 碳化硅基功率MOSFET器件国内外发展现状及分析 |
| §1.4 常用耐压技术及原理 |
| §1.5 本文主要工作 |
| 第二章 具有倒L形场板的SiC/Si异质结LDMOS结构 |
| §2.1 器件结构与工作机理 |
| §2.2 器件主要特性分析 |
| §2.3 器件关键参数研究 |
| §2.4 器件工艺流程 |
| §2.5 本章小结 |
| 第三章 具有沟道积累层的槽栅SiC/Si异质结LDMOS结构 |
| §3.1 器件结构与工作机理 |
| §3.2 器件主要特性分析 |
| §3.3 器件关键参数研究 |
| §3.4 器件工艺流程 |
| §3.5 本章小结 |
| 第四章 具有半绝缘碳化硅埋层的薄漂移区SI-SiC/Si LDMOS结构 |
| §4.1 器件结构与工作机理 |
| §4.2 器件主要特性分析 |
| §4.3 器件关键参数研究 |
| §4.4 器件工艺流程 |
| §4.5 本章小结 |
| 第五章 总结与展望 |
| §5.1 总结 |
| §5.2 展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士期间取得的成果 |
（6）SOI基横向半超结器件比导通电阻模型与实验研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 SOI技术与SOI横向功率器件 |
| 1.1.1 SOI技术 |
| 1.1.2 SOI横向功率器件 |
| 1.2 超结半导体器件概述 |
| 1.2.1 超结的基本结构 |
| 1.2.2 超结的典型工艺简介 |
| 1.2.3 横向超结器件的发展 |
| 1.3 半超结器件比导通电阻优化模型的发展动态 |
| 1.4 本文的主要工作及内容安排 |
| 第二章 SOI基横向超结器件与等效衬底模型 |
| 2.1 超结的电场分布 |
| 2.2 等效衬底模型 |
| 2.2.1 等效衬底模型与理想衬底条件 |
| 2.2.2 等效衬底的设计与实现 |
| 2.3 本章小结 |
| 第三章 基于归一化导电能力的比导通电阻优化模型与仿真验证 |
| 3.1 归一化导电能力的提出及其物理意义 |
| 3.1.1 SOI基横向半超结器件结构 |
| 3.1.2 归一化导电能力 |
| 3.2 SOI基横向半超结器件比导通电阻优化模型 |
| 3.2.1 最低比导通电阻的归一化导电能力判据 |
| 3.2.2 归一化导电能力曲线 |
| 3.3 SOI基横向半超结器件比导通电阻优化模型的仿真验证 |
| 3.3.1 电荷补偿层的仿真优化 |
| 3.3.2 超结的仿真优化 |
| 3.3.3 不同超结浓度下的归一化导电能力曲线 |
| 3.3.4 不同超结浓度下最低比导通电阻的验证 |
| 3.4 本章小结 |
| 第四章 SOI基横向半超结器件实验 |
| 4.1 SOI基横向半超结器件工艺设计 |
| 4.1.1 SOI基横向半超结器件的关键参数 |
| 4.1.2 SOI基横向半超结器件的工艺流程 |
| 4.2 SOI基横向半超结器件的版图设计 |
| 4.2.1 SOI基 LDMOS超结新结构版图设计 |
| 4.2.2 SOI基横向半超结器件版图设计 |
| 4.3 实验测试结果及性能分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（7）具有异质结新型LDMOS功率器件设计及关键技术（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 高压功率LDMOS器件概述 |
| 1.3 LDMOS器件优化技术 |
| 1.3.1 RESURF技术 |
| 1.3.2 表面终端技术 |
| 1.3.3 超结技术 |
| 1.3.4 图形化埋氧层技术 |
| 1.3.5 纵向电场优化技术 |
| 1.4 本论文的研究内容与工作安排 |
| 第二章 Si/SiC技术概述 |
| 2.1 SiC基 MOSFET发展概述与分析 |
| 2.2 具有Si/SiC异质结器件概述 |
| 2.2.1 具有Si/SiC异质结器件发展动态与分析 |
| 2.2.2 击穿点转移技术 |
| 2.2.3 Si/SiC混合衬底的制备工艺 |
| 2.3 仿真软件与模型简介 |
| 2.4 本章小结 |
| 第三章 具有深漏区的新型Si/SiC LDMOS |
| 3.1 具有深漏区的新型Si/SiC LDMOS器件结构和工作原理 |
| 3.2 具有深漏区的新型Si/SiC LDMOS与常规Si基器件性能比较 |
| 3.3 器件关键参数对性能的影响分析 |
| 3.3.1 漏区深度对器件击穿性能的影响 |
| 3.3.2 Si/SiC界面陷阱对器件性能的影响 |
| 3.4 具有深漏区Si/SiC LDMOS器件电场与电势分布模型 |
| 3.4.1 漂移区表面电场与电势分布模型 |
| 3.4.2 漂移区表面电场与电势模型结果分析 |
| 3.4.3 器件击穿模型 |
| 3.5 器件工艺简介 |
| 3.6 本章小结 |
| 第四章 具有阶梯掺杂漂移区的Si/SiC LDMOS |
| 4.1 漂移区阶梯掺杂技术 |
| 4.2 Si/SiC SDD LDMOS器件结构和工作原理 |
| 4.3 Si/SiC SDD LDMOS与体硅SDD LDMOS性能比较 |
| 4.4 器件关键参数对性能的影响分析 |
| 4.4.1 漂移区分区数对器件击穿性能的影响 |
| 4.4.2 漏区深度和硅层厚度对器件击穿性能的影响 |
| 4.4.3 Si/SiC界面陷阱对器件性能的影响 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
| 1.基本情况 |
| 2.教育背景 |
| 3.攻读硕士学位期间的研究成果 |
（8）等效浓度分布理论：横向功率器件新耐压机理和电场电势模型研究（论文提纲范文）
| 摘要 |
| Abstract |
| 专用术语注释表 |
| 第一章 绪论 |
| 1.1 高压集成电路和功率半导体器件概述 |
| 1.1.1 高压集成电路简介 |
| 1.1.2 功率半导体器件简介 |
| 1.2 横向功率器件耐压技术研究现状与发展 |
| 1.2.1 漂移区多重RESURF技术 |
| 1.2.2 漂移区变掺杂技术 |
| 1.2.3 场板耐压技术 |
| 1.2.4 漂移区横向超结技术 |
| 1.3 横向功率器件耐压模型研究进展 |
| 1.3.1 横向功率器件一维耐压理论 |
| 1.3.2 横向功率器件二维耐压理论 |
| 1.4 本文的主要工作 |
| 第二章 S-RESURF等效浓度分布理论 |
| 2.1 SOI S-RESURF等效浓度分布理论及模型 |
| 2.1.1 SOI S-RESURF横向功率器件漂移区二维场势模型 |
| 2.1.2 SOI S-RESURF横向功率器件耐压模型 |
| 2.1.3 SOI S-RESURF横向功率器件优化判据 |
| 2.2 BS S-RESURF等效浓度分布理论及模型 |
| 2.2.1 BS S-RESURF横向功率器件漂移区二维场势模型 |
| 2.2.2 BS S-RESURF横向功率器件耐压模型 |
| 2.2.3 BS S-RESURF横向功率器件优化判据 |
| 2.3 本章小结 |
| 第三章 D/T-RESURF等效浓度分布理论 |
| 3.1 D/T-RESURF等效浓度分布 |
| 3.1.1 漂移区等效浓度分布模型 |
| 3.1.2 器件结构参数对等效浓度的影响 |
| 3.2 D/T-RESURF横向功率器件一维耐压理论 |
| 3.2.1 D/T-RESURF漂移区二维场势模型 |
| 3.2.2 D/T-RESURF横向功率器件击穿电压模型 |
| 3.3 D/T-RESURF横向功率器件结构优化判据 |
| 3.4 本章小结 |
| 第四章 场板效应等效浓度分布理论 |
| 4.1 FP-RESURF等效浓度分布 |
| 4.1.1 栅场板FP-RESURF等效浓度分布 |
| 4.1.2 漏场板FP-RESURF等效浓度分布 |
| 4.1.3 完全FP-RESURF等效浓度分布 |
| 4.2 FP-RESURF横向功率器件二维场势分布 |
| 4.2.1 栅场板FP-RESURF漂移区二维场势分布 |
| 4.2.2 完全FP-RESURF漂移区二维场势分布 |
| 4.3 FP-RESURF横向功率器件耐压特性及结构优化设计 |
| 4.3.1 FP-RESURF横向功率器件耐压特性 |
| 4.3.2 FP-RESURF横向功率器件结构优化判据 |
| 4.4 本章小结 |
| 第五章 三维版图曲率效应的耐压理论 |
| 5.1 三维曲率效应的二维近似模型 |
| 5.1.1 柱坐标系下的三维Poisson方程的求解 |
| 5.1.2 曲率效应的二维近似模型 |
| 5.1.3 曲率效应的表面电场集聚效应 |
| 5.1.4 曲率效应的击穿电压漂移 |
| 5.2 三维曲率效应的等效浓度分布理论 |
| 5.2.1 三维曲率效应的等效浓度分布 |
| 5.2.2 三维曲率效应的二维场势分布 |
| 5.2.3 三维曲率效应的耐压特性 |
| 5.3 三维曲率效应抑制及器件结构优化判据 |
| 5.3.1 单结构优化判据(SSOC) |
| 5.3.2 全结构优化判据(ESOC) |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录1 攻读博士学位期间撰写的论文 |
| 附录2 攻读博士学位期间申请的专利 |
| 附录3 攻读博士学位期间参加的科研项目 |
| 附录4 攻读博士学位期间获奖情况 |
| 致谢 |
（9）基于电场调制的SOI LDMOS器件结构设计与特性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究动态 |
| 1.2.1 SOI技术 |
| 1.2.2 横向器件耐压技术的发展 |
| 1.2.3 SOI LDMOS器件可靠性研究 |
| 1.3 本文的主要研究内容 |
| 第2章 高性能LDMOS器件设计基本原理 |
| 2.1 RESRUF技术 |
| 2.1.1 体硅RESURF技术 |
| 2.1.2 SOI RESURF技术 |
| 2.2 超结技术 |
| 2.3 侧氧结构 |
| 2.4 线性掺杂技术 |
| 2.5 本章小结 |
| 第3章 侧壁场板SOI LDMOS结构设计与性能研究 |
| 3.1 SOI SFP-LDMOS器件结构和工作机理 |
| 3.1.1 器件结构 |
| 3.1.2 工作机理 |
| 3.1.3 仿真条件以及器件尺寸参数设置 |
| 3.2 静态特性分析 |
| 3.2.1 阻断特性 |
| 3.2.2 I-V特性 |
| 3.2.3 尺寸参数对器件性能的影响 |
| 3.3 开关特性 |
| 3.4 单粒子烧毁效应 |
| 3.5 SOI SFP-LDMOS器件工艺流程 |
| 3.6 本章小结 |
| 第4章 阶梯型埋氧埋超结LDMOS器件特性研究 |
| 4.1 SOIBSJ-PT LDMOS器件结构及工作机理 |
| 4.1.1 器件结构 |
| 4.1.2 工作机理 |
| 4.2 静态特性分析 |
| 4.2.1 阻断特性 |
| 4.2.2 I-V特性 |
| 4.2.3 尺寸参数对器件的影响 |
| 4.3 开关特性 |
| 4.4 自加热效应分析 |
| 4.5 器件制造工艺 |
| 4.6 本章小结 |
| 第5章 漂移区横向变宽LDMOS通态特性研究 |
| 5.1 SOIVLW LDMOS器件结构及工作机理 |
| 5.2 通态比导通电阻建模 |
| 5.3 仿真结果与计算结果拟合 |
| 5.4 电热效应仿真分析 |
| 5.4.1 环境温度的影响 |
| 5.4.2 自加热效应分析 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的论文和取得的科研成果 |
| 致谢 |
（10）基于电荷平衡的高压SJ LDMOS新结构研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究目的和意义 |
| 1.2 超结功率器件 |
| 1.2.1 纵向超结结构 |
| 1.2.2 横向超结结构 |
| 1.3 横向超结器件国内外的发展 |
| 1.4 本文的主要研究内容及论文安排 |
| 第二章 电荷平衡解析模型 |
| 2.1 衬底辅助耗尽效应 |
| 2.2 电荷平衡模型 |
| 2.3 本章小结 |
| 第三章 PLK SJ LDMOS结构的设计和研究 |
| 3.1 PLK SJ LDMOS器件结构与耐压原理 |
| 3.1.1 器件结构 |
| 3.1.2 介质场增强原理 |
| 3.1.3 结构耐压机理 |
| 3.2 PLK SJ LDMOS仿真结果分析 |
| 3.2.1 耐压与比导通电阻特性 |
| 3.2.2 结构参数对器件性能的影响 |
| 3.2.3 温度特性分析 |
| 3.2.4 电荷平衡对器件耐压的影响 |
| 3.2.5 仿真结果对比 |
| 3.3 PLK SJ LDMOS工艺制备方案 |
| 3.4 PLK SJ LDMOS器件版图设计 |
| 3.5 本章小结 |
| 第四章 GCCL SJ LDMOS结构的设计与研究 |
| 4.1 GCCL SJ LDMOS器件结构与机理 |
| 4.1.1 器件结构 |
| 4.1.2 机理分析 |
| 4.2 GCCL SJ LDMOS仿真结果分析 |
| 4.2.1 耐压与比导通电阻特性 |
| 4.2.2 结构参数对器件性能的影响 |
| 4.2.3 电荷平衡对器件耐压的影响 |
| 4.2.4 仿真结果对比 |
| 4.3 GCCL SJ LDMOS工艺制备方案 |
| 4.4 GCCL SJ LDMOS结构版图的设计 |
| 4.5 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 附录A (攻读学位期间发表的论文) |
| 附录B (攻读学位期间申请的专利) |
四、INCREASING BREAKDOWN VOLTAGE OF LDMOST USING BURIED LAYER（论文参考文献）
- [1]MOSFET功率器件新结构的设计与研究[D]. 党天宝. 桂林电子科技大学, 2021(02)
- [2]基于FIN-SJ概念的700 V LDMOS新结构设计与实验研究[D]. 祖健. 电子科技大学, 2021(01)
- [3]SOI横向功率器件漂移区三维掺杂优化技术研究[D]. 杨可萌. 南京邮电大学, 2020
- [4]LDMOS横纵向电场同时优化及关键技术[D]. 董自明. 西安电子科技大学, 2020(05)
- [5]基于SiC/Si高压LDMOS新结构研究与设计[D]. 袁雷雷. 桂林电子科技大学, 2020(04)
- [6]SOI基横向半超结器件比导通电阻模型与实验研究[D]. 王睿. 电子科技大学, 2020(08)
- [7]具有异质结新型LDMOS功率器件设计及关键技术[D]. 黄芸佳. 西安电子科技大学, 2020(05)
- [8]等效浓度分布理论：横向功率器件新耐压机理和电场电势模型研究[D]. 张珺. 南京邮电大学, 2018
- [9]基于电场调制的SOI LDMOS器件结构设计与特性研究[D]. 唐盼盼. 哈尔滨工程大学, 2019(04)
- [10]基于电荷平衡的高压SJ LDMOS新结构研究[D]. 张银艳. 长沙理工大学, 2019(07)